系统同步输入时序分析的约束方法（九）

系统同步输入时序分析的约束方法

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前言

分析方法再5-8已经讲的很清楚了，后面的章节就是具体的约束方法

对于系统同步分析时，外部clk会抵消，因此之后数据延迟，只需要计算上一个时钟和捕获沿之间的数据延迟即可。对于源同步，则数据相对于时钟沿是可能左右漂移，因此，分析上发起沿和捕获沿之间，数据的延迟关系。对于有锁相环的，会进行时钟相位补齐，因此只计算偏移即可
对于系统同步，数据肯定是延迟于时钟沿
对于源同步，则左右偏移
对于中心对齐，则数据是中间

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1. 系统同步输入时序分析的约束方法

注意要理解：其中input clk是源到FPGA时钟输入管脚的时钟；set_input_delay是约束的数据到FPGA输入管脚和时钟之间的相对的关系
再分析时，看锁存沿是在发射沿的下一个时钟周期，因此数据是上图D1时刻发出，经过延迟为D2，再上图Launch edge被采样，看D1就是经过组合逻辑和走线被延迟的数据
上图中鱼鳞状的就是D2左右移动导致的数据偏移的表示
此外，和源同步不一样的点，在于，系统不同因为clk1和clk2是同步的所以一定是数据才会相对于时钟的上升沿延迟，因此，计算的偏移都是以上升沿为基准外后计算延迟的值。而源同步，则左右偏移都有可能