高速接口基础

高速接口基础

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前言

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一、

CDR:通过4B/5B编码进行时钟恢复。类似PLL去调整相位，调整的时钟的上升沿处于数据中点（最佳采样点）。

二、GT

serdes：串化。ser 串化 。des解串。

fpga内部硬核电路serdes：8bit转1bit，如果保持带宽不变，那么clk需要8倍。因此FPGA不支持这么高速率，因此使用专用硬件asic(硬核)

高速用串行：并行的线不容易保持严格等长（建立时间和保持时间需要都满足）

编码8B/10B：(长0或长1避免直流平衡)，(效率8/10,)，均匀分布0和1。用于更好的恢复时钟（CDR）。连续的11111111111，不好恢复时钟和相位。

• K码（控制数据，同步码等等）：8bit拆 3+5=》4+6 。例：K28.5 。5为101。28为101000 ，则传输的数据为101_1 1100。
• D码（数据）：数据码 D16.2 。为010_100000
• 采用真值表的方式固定编码

编码64B/66B：采用加扰和解扰的方式编码（相当于变成白噪声，有利于直流平衡，但效果不如8B10B编码），不区分D和K码，采用数据帧和控制帧的方式。带宽利用率97%

电平标准：CML。

发送通道和上层协议无关。软件协议和物理介质是无关的，光纤和铜轴都可以传

三、手册

手册：UG476