Pual_Georg的博客

原创 阻抗匹配相关

在片选（CS）和时钟（DCLOCK）信号线上串联的 100Ω 电阻，分别用于滤除数字信号的过冲（overshoot）现象。电阻的精确阻值需要根据转换速率、CS 和 DCLOCK 信号的上升 / 下降时间等因素来选择。1：串阻在发送端，阻塞发射端。2：上下拉电阻，疏通接收端。

原创 VIADO 工程下tcl的瘦身和恢复

6.2：source project_1.tcl 即可恢复工程。1：删除elf和coe这些外部文件，后期自己导入即可。5：将4步骤的两个瘦身文件拷贝到即将要使用的位置。4：在源文件夹只保留如下两个文件，其余全部删除。一：注意瘦身建议都在源文件夹内完成。6.1：cd 5步骤将要使用的位置。

原创 verilog 有符号数和无符号数的转换

将有符号数扩展成为无符号数的逻辑如下：例如：

原创 DRP动态配置mmcm时钟频率，相位（参考小梅哥）

基于该表，用户在初始化Clk_Wiz后，只需要计算好所需的频率、相位、占空比对应的设置值，使用Xil_Out32函数配置对应寄存器即可。选项，然而该选项只能对时钟频率进行配置，用户如果想要配置相位和占空比，还需要勾选Phase Duty Cycle Config或者Dynamic Phase Shift。使用该方式配置PLL相位相较复杂，用户需要提供参考时钟以及对应脉冲信号，因此，对于一般的应用场景这里更推荐Phase Duty Cycle Config的方式。勾选Dynamic Reconfig。

原创 Orcad原理图与Allegro PCB交互设计设置

4、网表导出没有报错，表示网表导出成功，如报错则要检查错误并解决后才能成功导出网表。这时， 选择 OrCAD 里的元器件或者网络，相应的Allegro PCB中对应的元器件或连接线会处于高亮状态并定位显示。想要在原理图中选中的元器件在pcb中也能选中，就需要原理图与pcb进行互联，下面就来介绍如何进行原理图与pcb互联。5、在import directory中选择原理图导出网表保存的路径，然后点击import cadence。6、这样网表就导入成功，就可以进行原理图与pcb的互联。

原创 VIO调试方法

vio调试除了text外还有其他触发方式。

原创 selectio

输入串并转换器 (Input serial-to-parallel converters，ISERDESE2)和 输出并串转换器(output parallel-to-serial converters ，OSERDESE2)支持极高的 I/O 数据速率，使内部逻辑的运行速度可以到 I/O 速率的1/8。

原创 FMC接口定义

FPGA 对 I/O 需求的变化适应性很强。在重新配置 FPGA 以实现新协议之后，只需更换物理 I/O 组件和连接器即可。除非 I/O 组件在扩展卡模块，否则需要改变板级设计。为了避免与设计变更相关的成本和工作量，设计人员一直依赖于 PCI Mezzanine Card (PMC) 和 Switched Mezzanine Card (XMC) 标准。然而，这些标准是多年前为单板计算机（SBCs）等通用解决方案开发的，而不是 FPGA。

原创 QSPI IP核 基本参数

STARTUPEn 原语有⼀个专⽤时钟引脚，可⽤于为从存储器提供 SPI 时钟。这个选项主要用来设置FPGA的默认程序flash的时钟，可用于远程更新配置。高性能模式将使用 AXI4 代替 AXI4-Lite 接⼝，并且在内核的发送和接收 FIFO 地址处可以使用突发功能。如果设置为16，即每次数据传输宽度为16-bit，一次数据传输需要16个SCK时钟。如果设置为8，即每次数据传输宽度为8-bit，一次数据传输需要8个SCK时钟。这个选项决定SPI设备的主从模式，也可以在配置寄存器60h中修改。

原创 ADC调试汇总

4：如果3采集频率不对（确保ila的时钟对数据做抽取）。关闭模拟输入，直接采集底噪分析频谱看是否有其他杂波。5：如果采集底噪无杂波，看ila采集的数据是否满足抽取倍数。3：输入合适频率模拟信号采样，分析采样波形是否正确？1：大概看底噪是否只停留在低字节。2：用测试模式，确保数字端拼数ok。

原创 idelay2

一个bank出来的信号只能例化一个idelay_ctrl，然后每个延时信号前加相同的idelay_group名字，代表同一个bank的delay资源。

原创 思维导图软件

EdrawMind。

原创 定时器中断

1经过陈兄指点：一般都不要在中断函数里面放置函数，仅仅做一个二级计数，等二级计数到了在回while（1）执行功能函数。

原创 并行nor flash和串行spi nor flash的区别

原创 ADC的PGA

例如，选择一个增益为16的PGA，将0.1V的信号放大到1.6V。· ADC的分辨率 就像我们用来测量水位的刻度尺（例如，一个16位的ADC有 2^16 = 65536 个刻度）。PGA的核心目的是匹配信号幅度与ADC的输入范围，以充分利用ADC的分辨率，从而获得最精确的转换结果。当PGA被集成在ADC芯片内部时，我们通常称之为“带有PGA的ADC”或“PGA-ADC”。· ADC的输入范围 就像一个固定容量的容器（例如，一个最大量程为5V的容器）。· 待测的模拟信号 就像不同量的水。

原创 电源唐大师

二：电容式开关电源负电压的产生一般会用一个飞跨电容C1和输出电容C2。当C1充电完毕后，讲它的正极连接地，负极接C2的正极。一：DCDC电源的基本框架。

原创 emc包括emi和ems

原创 四川必去景区汇总

原创 eeprom和flash的区别

◦ Flash：耐用性相对较低，尤其是在频繁写入和擦除的情况下。这是因为Flash的擦除操作是通过对整个块施加高电压来实现的，如果允许按字节擦除，会增加电路的复杂性和成本。◦ Flash：写入速度比EEPROM快得多，尤其是在批量写入时，可以达到每秒数兆字节（MB/s）甚至更高。• Flash：成本较低，随着技术的不断发展，Flash的容量不断增大，目前已经可以达到TB级别。◦ 也可用于一些对写入速度要求不高，但需要频繁擦除和写入的应用，如智能卡、遥控器等。

原创 fpga图像处理

每一种彩色空间都产生一种亮度分量信号和两种色度分量信号，而每一种变换使用的参数都是为了适应某种类型的显示设备。其中，YIQ适用于NTSC彩色电视制式，YUV适用于PAL和SECAM彩色电视制式，而YCrCb适用于计算机用的显示器。在 YUV 空间中，每一个颜色有一个亮度信号 Y，和两个色度信号 U 和 V。亮度信号是强度的感觉，它和色度信号断开，这样的话强度就可以在不影响颜色的情况下改变。1:为了使用人的视角特性以降低数据量，通常把RGB空间表示的彩色图像变换到其他彩色空间。或者写成矩阵的形式，

原创 verilog位宽

• 加法/减法：若两个N位无符号数相加，结果最大位宽为 N+1位（例：2位无符号数11(3)+11(3)=110(6)，需3位）。• 乘法：若两个分别为N位、M位的无符号数相乘，结果最大位宽为 N+M位（例：2位×3位，结果最大为3×7=21，需5位）。• 移位运算：左移K位等价于乘以2^K，结果位宽需增加K位（例：8位数据左移3位，需11位才能容纳）。一：无符号数的位宽拓展。

原创 FPGA复位

2.1复位有延迟，有可能复位开始了由于要在时钟沿才有效所以并未及时响应。1优点 ：比较容易满足时序，都在时钟上升沿才触发。2.2:复位信号只要有点干扰，就会导致复位响应。1优点:复位响应及时，因为不需要在时钟沿才响应。三异步复位同步释放——推荐实战就用这个方式复位。2.1:因为是异步信号，容易导致亚稳态。2.2逻辑比异步复位复杂。

原创 FPGA上电时序

原创 FPGA选型

原创 LVDS实战案例

1:数据线之间的长度差在，100mil之内都没啥问题一般跑几百Mhz的速度。2:数据线之间的长度差在15mil一般能跑上Ghz的信号。

原创 幅频特性的四件衣服

1:其中第二和第三件衣服比较重要。

原创 type c电路（参考其他资料）

搜索AI 搜索。

原创 器件选型汇总

1低噪放：AD8429。

原创 FPGA信号处理实战

1:均值滤波：将ad采集的值寄存三拍来做平均值。

原创 数的计算法则

1:两个数相乘的位宽=两个数位宽的加和。

原创 高频硬件设计

1.参考到改善高频通道间隔离度的地平面分割方法：直接不同通道之间划一道空隙。

原创 `include“cmd_data.v“

1.注意事项：被包含的cmd_data.v一定也要同其他文件在一个路径才行，否则综合要报错。

原创 IDDR IBUFDS 原语基本使用

1.差分时钟/数据——单端时钟/数据都用ibufds。2.iddr的R/S都应该置为1’d0。

原创 FPGA 配置

当 FPGA 处于配置复位状态或当 FPGA 正在初始化（清除）其配置存储器(PROGRAM_B信号为低电平)时或当 FPGA 检测到配置错误时，FPGA 会将该引脚驱动为低电平。当完成初始化后，该引脚被释放，外部上拉电阻将该引脚拉高，当检测到该信号上升沿之后，FPGA会读取M[2:0]引脚状态，从而确定后续采用哪种配置方式进行配置。该信号高电平表示FPGA配置序列完成， 默认情况下，该引脚为开漏输出，内部有一个大约10KΩ的上拉电阻。在上电期间，可以通过该引脚拉低，来延迟上电配置程序的时间。

原创 3PD5651E—LMH6643运用电路分析

C27的作用是滤除差模交流高频噪声（就是相对于A在B上的噪声，或者相对于B在A上的噪声）同一时间只会往一个方向流电流。

原创 ADC同步（来源于知乎）

假如这些无源器件是理想的，无误差的，则各通道的相位偏移是相同的。比如，某个S-D型ADC的过采集率是1024，其采集第1个点的时间记为T0，第2个点的时间记为T1，……，第1024个点的时间记为T1023，其输出的点是介于T0~T1023，假设为T499，则时间误差为T499-T0。设计者更希望的是多个通道之前是同时采集，不仅是采集时刻上的同时，还包含着信号的相位也是同时的。做完硬件能做的工作后，能做的就是软件了，也就是校准。采集，不存在过采样，每一个输出的点的采集时间是已知的，因此，

原创 TVS基本参数

原创 常见的两种归一化

原创 AD采样相关调试

一：对于AD9245于无伴随时钟的设计，只能主控端给clk_rev时钟来接受14bit数据，相当于异步相位时钟。无法保证能够完全采集到安全数据，所以可以采取调节主控clk_tx相位来控制14bit数据相较于clk_rev的相位。二：FPGA可以用mmcm ip里面的相位动态控制来调整

原创 时钟相移的理解

1.对时钟A相移90度形成时钟B：因为时钟B来源于时钟A,所以B肯定延迟A时钟相位90度，不可能超前90度。