FPGA系统性学习笔记连载_Day11【奇分频、偶分频】之【设计原理、verilog代码实现及示波器验证】

一、时钟

时钟：是一个占空比为50%的周期信号，在数字电路中用这个信号来做时间基准，下图展示一个50MHz的时钟信号

二、时钟分频

时钟分频：分为奇分频和偶分频，意思是分频系数是奇数还是偶数。

三、奇分频

奇分频：意思对一个时钟进行奇数次分频

假如：我们有一个50MHz的基准信号，我们要得到10MHz信号，该怎么做？

1、首先我们要清楚频率和周期的概念

周期：事物在运动、变化过程中，某些特征多次重复出现，其连续两次出现所经过的时间叫“周期”。

频率：是单位时间内完成周期性变化的次数。

综上：从图中看，周期描述了脉冲的间隔时间，频率描述了周期电平变化的快慢。

2、频率与周期关系

从课本上可知：T=1/f、f = 1/T，但是我还是从50Mhz时钟来举列子理解

1）、50Mhz：我们知道这是一个频率，代表在1秒内一个周期电平变化了50_000_000 次

2）、周期：基于上面那个变化次数，可以得出一个周期的电平时间=20ns

3）、周期电平

概念：上面一直提到周期电平，意思是一个周期内电平由从低到高或者从高到底的完整变化，称为周期电平。即10ns电平改变一次。

3、50Mhz分频为10Mhz

1）、首先我们要进行5分频

5分频：分频后的周期为之前的5个周期电平。

2）、如果周期电平确定为5个，那么我们就需要2.5个周期就改变一次电平状态，才能满足5分频。

3）、实现：在FPGA中，我们没有小数，也就没法实现2.5个周期时，进行电平翻转

4、我们可以将50Mhz分2次计