本文介绍了Verilog编程中的一些关键细节，包括在DC工具中正确读取文件、使用`analyze`和`elaborate`方法、二维变量的处理、拆分位运算注意事项、在estbench中使用for循环、拼接操作、竞争冒险问题、`<=`与`=`的使用区别、敏感列表的作用、`define`与`parameter`的区别、时序逻辑与组合逻辑的分离以及`if-else`与`case`的选择。这些知识点对于FPGA开发人员来说至关重要。
关于dc读文件方法
在dc上读取rtl的方式，不要用read_file(多文件的时候)或者read_verilog(单文件的时候)。
统一用analyze 然后 elaborate的方法。
原因：就目前见过的问题，read_file有可能会出现一些变量依赖找不到的问题， read_verilog可能会出现部分sub module没有例化的问题。出现这些问题后，换成analyze再elaborate都可以避免。
用generate/endgenerate来快速复制电路块
关于二维变量情况
二维的变量只能设深度上某一行内容，比如图中的深度128，宽度4bit的wire或者reg。
要刷一批位置的内存，就只能用genvar变量与for循环，不能直接用二维的方法取直接设某一个线或reg的值。
最低0.47元/天 解锁文章
扫一扫
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
