<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[ONE_PUNCH]]></title><description><![CDATA[会写点小代码的机械工程师]]></description><link>https://blog.youkuaiyun.com/Neocst</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; Neocst]]></copyright><item><title><![CDATA[VSCode配置Verilog/SystemVerilog开发环境（五）实战技巧]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/123320335</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/123320335</guid><author>Neocst</author><pubDate>Mon, 07 Mar 2022 00:03:53 +0800</pubDate><description><![CDATA[这里写自定义目录标题VSCode配置Verilog/SystemVerilog开发环境（五）实战技巧1. 双向端口，快速插入字符
VSCode配置Verilog/SystemVerilog开发环境（五）实战技巧
Verilog/SystemVerilog开发，实战技巧。
（最近有点忙，有空就写一个，持续更新中。。。）
1. 双向端口，快速插入字符
需要快速地在双向端口中插入字符。如：AXI-4接口，共34个端口一次性插入完成。
先看效果

按键：
34gb
A
[i
说明：

将光标处理第一行，通过VSCO]]></description><category></category></item><item><title><![CDATA[VSCode配置Verilog/SystemVerilog开发环境（四）常用操作]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/119720087</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/119720087</guid><author>Neocst</author><pubDate>Sun, 15 Aug 2021 22:25:18 +0800</pubDate><description><![CDATA[目录1.快速代码片段1.1.模板创建1.2.补全设置修改1.3. 快捷键修改2.编辑效率的提升
本节将要实现的功能：

快速代码片段
编辑效率的提升
待更新

1.快速代码片段
1.1.模板创建
使用VSCODE自带的Snippets实现快速代码片段，对Verilog这种结构化比较强的语言来说，可以大幅提高代码编写效率。
使用方法如下：
1.在设置中，点击用户代码片段；

2.新建全局代码片段

文件中有示例说明，去掉注释，保存后，在任意文件中输入“log_test”，回车，即可生成快速的代码片段；
	"P]]></description><category></category></item><item><title><![CDATA[FPGA版本管理（三）如何用GIT管理Vivado工程]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/106434822</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/106434822</guid><author>Neocst</author><pubDate>Fri, 29 May 2020 23:35:07 +0800</pubDate><description><![CDATA[文章目录1.创建VIVADO工程1.1工程目录结构确定1.2创建工程2.IP Core管理3.生成tcl脚本4.GIT提交5.重构版本
GIT管理Vivado工程的流程及步骤：
1.创建VIVADO工程
1.1工程目录结构确定
按以下工程目录结构创建工程。
xxx_project
    -prj
    -src
    -xdc
    -ipcore
        -coe
        -ipcore
        -ipcore
    -tcl


Tips:
目录结构的确定，主要有两个目]]></description><category></category></item><item><title><![CDATA[FPGA版本管理（二）Vivado自动版本号]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/106044995</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/106044995</guid><author>Neocst</author><pubDate>Sun, 10 May 2020 23:52:10 +0800</pubDate><description><![CDATA[相比于，上一篇FPGA版本管理（一）Quartus自动版本号所述，实现Vivado的自动版本号，会稍微麻烦一点点。
对比与Quartus的实现，Vivado的实现，前两步基本一模一样的，区别主要在Step 3.

Step 1.使用宏定义赋值版本号寄存器
Step 2.制作TCL脚本
Step 3.修改QSF文件


下面介绍详细的步骤：
Step 1. 使用宏定义赋值版本号寄存器
使用宏定义的方式写RTL中的版本号。
//版本号
assign version      = `VERSION;
assign]]></description><category></category></item><item><title><![CDATA[FPGA版本管理（一）Quartus自动版本号]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105720946</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105720946</guid><author>Neocst</author><pubDate>Thu, 23 Apr 2020 23:58:10 +0800</pubDate><description><![CDATA[FPGA开发，在实际工程应用中，会将每次编译的版本时间写在寄存器中，以便在上板测试时能够通过读寄存器的方式，获取版本号。传统的方式，我们会在每次综合前，手动去更改版本号和版本日期。下面介绍一种，Quartus每次综合时自动更改版本号和版本日期的方式。
这个方法，在Intel FPGA的官网中有介绍：

Quartus II Tcl实例
Quartus II Tcl实例：自动版本号
Quartus ...]]></description><category></category></item><item><title><![CDATA[Gitlab离线安装]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105648028</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105648028</guid><author>Neocst</author><pubDate>Mon, 20 Apr 2020 23:49:39 +0800</pubDate><description><![CDATA[目录下载安装包安装修改配置启动服务
在Ubuntu 16.04上安装Gitlab服务。
下载安装包
由于某些原因，不能直接联网安装，通过下载离线安装包的方式安装Gitlab。
下载地址：https://packages.gitlab.com/gitlab/gitlab-ce/
查看Linux版本信息，并选择对应Ubuntu的版本下载。
lsb_release -a


安装
安装指令：
sudo ...]]></description><category></category></item><item><title><![CDATA[AXI4 Lite协议使用笔记]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105624838</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105624838</guid><author>Neocst</author><pubDate>Sun, 19 Apr 2020 23:24:04 +0800</pubDate><description><![CDATA[目录1.1. 信号概述1.2. 信号详述1.2.1. 时钟和复位1.2.2. Read address &amp; Read data Channel1.3. Write address /Write data /Write response Channel
Xilinx的绝大多数IP Core的寄存器读写，都是使用的AXI4 Lite协议。另外，Xilinx的Zynq系列器件，PS读写PL的寄存...]]></description><category></category></item><item><title><![CDATA[VSCode配置Verilog/SystemVerilog开发环境（三）插件配置]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105547993</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105547993</guid><author>Neocst</author><pubDate>Thu, 16 Apr 2020 00:11:50 +0800</pubDate><description><![CDATA[目录Lint检查vivado绑定VSCode定义跳转/定义悬浮显示
本节将要实现的功能：

Lint检查
vivado绑定vscode
定义跳转/定义悬浮显示


Lint检查
如第（二）节安装Verilog HDL/SystemVerilog插件，如插件欢迎页的说明，支持如下的Lint工具。

以Vivado的xvlog为例：
Step.1 安装好Vivado；
Step.2 将xvlog路径设...]]></description><category></category></item><item><title><![CDATA[Vivado .gitignore example file]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105469520</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105469520</guid><author>Neocst</author><pubDate>Sun, 12 Apr 2020 14:52:00 +0800</pubDate><description><![CDATA[在git上进行Vivado版本控制，需要的.gitignore文件示例。

Xilinx ,AR# 61232-Vivado .gitignore example file
Xilinx,UG1198-Vivado Design Suite Tutorial Revision Control Systems
Xilinx,XAPP1165-Using Vivado Design Suite wit...]]></description><category></category></item><item><title><![CDATA[VSCode配置Verilog/SystemVerilog环境（二）插件安装]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105422888</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105422888</guid><author>Neocst</author><pubDate>Thu, 09 Apr 2020 23:08:53 +0800</pubDate><description><![CDATA[目录1.1. VerilogHDL/SystemVerilog1.2. Code Alignment1.3. Bracket Pair Colorizer1.4. Tabout1.5. ICON1.6. TCL Language Support1.7. GBKtoUTF81.8. hexdump for VSCode1.9. keymap .etc1.10. Gitlens
VSCode中如何安装...]]></description><category></category></item><item><title><![CDATA[VScode配置Verilog/SystemVerilog环境 (一）概述]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105422706</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105422706</guid><author>Neocst</author><pubDate>Thu, 09 Apr 2020 23:00:58 +0800</pubDate><description><![CDATA[为什么我要用VSCode，请查看我的另一篇Blog-FPGA之路——Verilog与编辑器的那些事儿

在VSCode上将要实现的功能：

语法高亮
代码对齐
括号的处理
文件编码方式
版本管理
二进制文件
系统文件图标
快捷键操作
自动例化
自动补全
Lint检查
vivado绑定vscode
自动跳转
自动声明
定义跳转


需要用到的插件：

Verilog HDL/SystemVerilo...]]></description><category></category></item><item><title><![CDATA[【杂谈】FPGA之路——Verilog与编辑器的那些事儿]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105311605</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105311605</guid><author>Neocst</author><pubDate>Sat, 04 Apr 2020 15:56:56 +0800</pubDate><description><![CDATA[【杂谈】FPGA之路——Verilog与编辑器的那些事儿
Verilog HDL，硬件描述语言的一种，以文本形式描述数字系统硬件的结构和行为的语言[1]。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言。在硬件描述语言中是很流行，但在所有编程语言中，其长期在100名左右徘徊，在TIOBE 2019年2月的排行榜中甚至跌出了前100名，足见其有多小众。


「 Verilog与Not...]]></description><category></category></item><item><title><![CDATA[优快云博客Markdown-图片缩小]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105308891</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105308891</guid><author>Neocst</author><pubDate>Sat, 04 Apr 2020 13:08:15 +0800</pubDate><description><![CDATA[在优快云的Markdown编辑器中插入图片，得到以下的URL：
![IMG](https://img-blog.csdnimg.cn/20200404124937184.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L05lb2NzdA==...]]></description><category></category></item><item><title><![CDATA[【杂记】20200404-知识结构化]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/105308834</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/105308834</guid><author>Neocst</author><pubDate>Sat, 04 Apr 2020 13:01:41 +0800</pubDate><description><![CDATA[20200404-杂记
2020年清明节，重启Vnote，又到了自己觉得自己应该写的什么、纪录点什么的时候。从去年换工作后，一直未静下来学点东西、写点东西。记得，大学毕业刚工作的时候，部门迎新会上，部长提过的一点，我认为非常有用，但每每想起就感慨“知之非艰，行之惟艰”。部长提到的是，知识的结构化。时至今日，越发觉得构建自己的知识体系有多重要。但我的知识体系，我都不知道怎么形容了。
先回忆一下大学吧...]]></description><category></category></item><item><title><![CDATA[【Markdown】02-Vnote的使用]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/83592648</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/83592648</guid><author>Neocst</author><pubDate>Wed, 31 Oct 2018 23:36:14 +0800</pubDate><description><![CDATA[文章目录1. Vnote使用说明1.1. PlantUML1.1.1. Vnote中PlantUML配置1.1.2. 时序图1.2. 图片管理
1. Vnote使用说明
2018-10-31
在说Vnote之前不得不提到Markdown。从事软件工作的人，基本都很了解Markdown。毕竟Github默认就使用Markdwon来编写说明文档。但作为一名FPGA开发工程师，传说中的“硬件工程师中的软...]]></description><category></category></item><item><title><![CDATA[【Excel】01-实用技巧汇总]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/82959657</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/82959657</guid><author>Neocst</author><pubDate>Sun, 07 Oct 2018 17:39:03 +0800</pubDate><description><![CDATA[例1：

1.目标实现：

比较32bit十六进制数，高16bit数和低16bit数是否相同，不同则标红。

2.需要使用到的操作：

（1）字符串截位

（2）选中多行

（3）将公式应用到多行

（4）条件格式

3.实现：

Step1:截位





Step2：将公式应用到指定行

先选中指定行，在左上角即可操作，然后，Ctrl+D，即可。



Step3：条件格式

选中需要应用条件...]]></description><category></category></item><item><title><![CDATA[【PLC】01-使用PLC控制步进电机带威纶通触摸屏]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/82317612</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/82317612</guid><author>Neocst</author><pubDate>Sun, 02 Sep 2018 18:15:56 +0800</pubDate><description><![CDATA[使用三菱的PLC控制步进电机运动，同时，支持威纶通的触摸屏进行参数设置，以及手动模式。

1.PLC选型

PLC根据输出可以分为两种类型：继电器输出和晶体管输出。控制步进电机，产生脉冲，必须选用晶体管型。

本示例中，选用三菱的 FX1S-20MT-001型号的PLC。



触摸屏选用威纶通的TK6050IP。

2.工程代码

PLC使用GXWORKS2进行梯形图编程。触摸屏使用威纶通自家的...]]></description><category></category></item><item><title><![CDATA[汇总篇]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/81677091</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/81677091</guid><author>Neocst</author><pubDate>Wed, 15 Aug 2018 00:51:10 +0800</pubDate><description><![CDATA[一、Python

1.Python入门

【Python入门】02—代码打包生成EXE文件的方法

2.Python库

【Python库】02—ftplib

【Python库】04—glob文件查找

【Python库】05—RE正则表达式

二、GIT

1.Git入门

【Git入门】01-Git基础操作

三、小代码

1.Python脚本

【小代码】01-去除verilog工程的m...]]></description><category></category></item><item><title><![CDATA[【小代码】01-去除verilog工程的make_debug的python脚本]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/81436550</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/81436550</guid><author>Neocst</author><pubDate>Sun, 05 Aug 2018 22:34:44 +0800</pubDate><description><![CDATA[
参考：

【Python库】05—RE正则表达式

【Python库】04—glob文件查找



import re
import glob
#读取整个文件
file = glob.iglob(r'.\src\*.v')
for i in file:
    with open(i,'r', encoding='utf-8') as f1:
        all_text = f1.read...]]></description><category></category></item><item><title><![CDATA[【Python库】05—RE正则表达式]]></title><link>https://blog.youkuaiyun.com/Neocst/article/details/81433915</link><guid>https://blog.youkuaiyun.com/Neocst/article/details/81433915</guid><author>Neocst</author><pubDate>Sun, 05 Aug 2018 19:02:25 +0800</pubDate><description><![CDATA[
有些人面临一个问题时会想：“我知道，可以用正则表达式来解决这个问题。”于是，现在他们就有两个问题了。

                                                                                                                                                   ...]]></description><category></category></item></channel></rss>