Verilog与VHDL的两步与三步设计流程详解
本文介绍了Verilog和VHDL设计流程的两种方法。两步流程包括Compilation（使用vcs和compile_options编译Verilog文件）和Simulation（运行simv）。而三步流程则增加了Analysis（分别用vlogan和vhdlan处理Verilog和VHDL文件）和Elaboration（使用vcs进行设计单元的综合）步骤，最后也是通过simv进行Simulation。
two-step流程：
Compilation：
vcs [compile_options] Verilog_files
Simultion：
simv [run_options]
three-step流程：
Analysis：verilog和vhdl的命令不同
vlogan [vlogan_options] file1.v file2.v
vhdlan [vhdlan_options] file3.vhd file4.vhd
Elaboration：
vcs [elaboration_options] design_unit
Simulation：
simv [run_options]
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