IC基础(七):串行进位加法器设计

本文介绍了二进制加法器的基础——半加器和全加器的逻辑表达式及其Verilog实现。全加器是在半加器基础上增加进位功能的电路,用于构建串行进位加法器。然而,这种电路由于逐位进位导致的延迟问题,使得加法速度随位宽增加而减慢。为了解决这个问题,文章提及了超前进位加法器作为一种高速设计的解决方案。

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一、半加器

对于两个二进制数字的加法器通过下面的真值表来表示。

A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

其中,A、B是两个输入的数值,S是所求得的求和项,C为进位项。可以得到其逻辑表达式:

S = A^B;

C = A&B;

上述表达式通常被称为半加器,他是加法器的基本单元。可以很容易用verilog语言进行描述,并得到综合后的门级电路。

module half_adder(
	input	A,
	input	B,
	output	S,
	output	C
    );
    
    assign	S = A^B;
    assign	C = A&B;
endmodule

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