FPGA 设计 Verilog 基础(二)

1.1 状态机设计

状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：一是下一个状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，三是输出组合逻辑电路。通常，状态机的状态数量有限，成为有限状态机（FSM）。由于状态机的所有触发器的时钟由同一脉冲边沿触发，故也称之位有限状态机。

根据状态机的输出信号是否与电路的输入有关分为Mealy型状态机和Moore型状态机。电路的输出信号不仅与电路的当前状态有关，还与电路的输入有关，称为Mealy型状态机。相反，电路的输出仅仅与各触发器的状态有关，不受电路输入信号的影响，称为Moore型状态机。其标准模型如下所示：

状态机的状态转移图，通常可以根据输入和内部条件画出。一般来说，状态机的设计包括以下设计步骤：

• 根据需求和设计原则，确定是Mealy型还是Moore型状态机。
• 分析状态机的所有状态，对每一状态选择合适的编码方式，进行编码。
• 根据状态转移关系和输出绘出状态转移图。
• 构建何使的状态机结构，对状态机进行硬件描述。

状态机的描述通常由三种描述方法，称为一段式状态，二段式状态机和三段式状态机。状态机的描述通常包括以下四个部分：

• 利用参数定义语句parameter 描述状态机的各个状态名称，即状态编码。状态编码通常有很多种方法，包括自然二进制编码、One-hot编码、格雷编码等。
• 用时序的always 块描述状态触发器实现状态存储。
• 使用敏感表和case语句（也可采用if-