【原创】​你必须要掌握的 Verilog语法知识点 | Verilog语法笔记私人总结版

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作者：轩工

1.1 概述

条目	说明
分类	1>> 面向设计的语句； // 可综合。2>> 面向测试的语句； //testbench ，不可综合。
特点	设计语句 assign ， always ，模块例化，都对应实际电路，并行执行。
构造

1.2 模块 Module

条目	说明
模块名（端口列表）	整个电路的外特性，抽象为黑盒子；
端口方向	input ， output ； inout ；
端口类型	wire ， reg ；端口类型是 wire 时可以省略。例： input a ； // 端口方向为输入，类型默认为 wire ；

1.3 数据类型

  1.3.1 wire/reg	线网

wire 和 reg 都是线类型，工程上没区别；只是 always/initial 模块中输出定义需要为 reg 型；
注意：不要将 reg 类型与 D 触发器混淆， reg 理解为因为代码所产生的。

例如：

</

wire [7:0] a; // 定义了 8 位的 wire 型数据wireb; // 定义了 1 位的 wire 型数据
reg [3:0]sum ； // 定义了一个 4 位的 reg 型数据