序列模三检测器（状态机法设计原理|verilog代码|Testbench|仿真结果）

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数字IC经典电路设计
经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。然而实际的数字IC设计过程中考虑的问题远多于此，通过本系列希望大家对数字IC中一些经典电路的设计有初步入门了解。能力有限，纰漏难免，欢迎大家交流指正。

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1.数字分频器设计
2.序列检测器设计
3.序列发生器设计
4.序列模三检测器设计
5.奇偶校验器设计
6.自然二进制数与格雷码转换

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一、前言

序列模三检测器是一种用于检测输入序列中是否存在模三等于零的子序列的数字电路。它通常由三个状态构成，分别对应于输入序列模三余数为0、1和2的情况。当输入序列中存在模三余数为0的子序列时，检测器会输出一个逻辑“1”信号；否则，输出逻辑“0”信号。这种检测器可以应用于数字通信、计算机网络等领域，用于实现数据传输和错误检测等功能。

例如，序列模三检测器在数字信号处理和通信系统中，用于检测和纠正传输中的错误。在数字通信中，发送方可以使用序列模三检测器来计算传输数据的模三余数，并将其附加到数据中。接收方可以使用相同的序列模三检测器来检测传输中是否出现错误，并纠正数据。

在数字IC中，序列模三检测器还可以作为基础模块，与其他数字电路组合使用，实现包括序列分析、数据去噪、加密解密等复杂功能。另外，在数字IC设计中，还需要考虑电路面积、功耗、工作温度等因素，并进行针对性优化，以满足不同应用场景下的需求。

二、模三检测器

2.1 模三检测器

题目：设计一个序列模三检测器，当序列可以被3整除，则立即输出1，否则输出0。

1. 对于模三检测器有三种余数分别是0、1、2。当序列每次新增1bit数据时，其实相当于逻辑左移运算，就是在原来的数据上×2,再根据新增的1bit数据与之相加确定下一个状态的余数。例如，即100到1001的过程（即十进制数4到9的过程）：当前数据模三余数为1，在数据右端新增1bit数据1，最后会发现下一状态的余数变为0！

下面分类讨论：

1. 余数为0的情况：
   输入为0，则有0×2+0，次数余数为0，被整除输出为1；
   输入为1，则有0×2+1，此时余数为1，不被整除输出为0；
2. 余数为1的情况：
   输入为0，则有1×2+0，此时余数为2，不被整除输出为0；
   输入为1，则有1×2+1，此时余数为0，被整除输出为1；
3. 余数为2的情况：
   输入为0，则有2×2+0，此时余数为1，不被整除输出为0；
   输入为1，则有2×2+1，此时余数为2，不被整除输出为0；

当前状态余数	输入	下一状态余数	输出
0	0	0	1
0	1	1	0
1	0	2