<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[LogicYarn的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/LogicYarn</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; LogicYarn]]></copyright><item><title><![CDATA[时序定江山，功耗写风骨——解读时序库lib文件的奥义【芯片设计 lib文件】]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149809545</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149809545</guid><author>LogicYarn</author><pubDate>Thu, 31 Jul 2025 17:35:05 +0800</pubDate><description><![CDATA[lib库，全称liberty library format file：它是Liberty时序文件的简称，使用 Liberty 语法来编写。它可以通过library compiler/dc转换成.db文件(database)，供synopsis家的DC和PT使用，也可以通过spyglass的library compiler来生成sglib文件，供spyglass使用。他们是等价的，但db文件是二进制格式，人类不可读。]]></description><category></category></item><item><title><![CDATA[千线万网，电路之行——LVS检查的内核逻辑]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149470104</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149470104</guid><author>LogicYarn</author><pubDate>Sat, 19 Jul 2025 22:43:52 +0800</pubDate><description><![CDATA[LVS（Layout Versus Schematic）检查是数字后端物理验证的关键环节，通过比较物理版图与电路原理图的一致性确保设计正确性。主要流程包括：将PR后Verilog网表转化为SPICE网表、从版图提取SPICE网表、进行器件数量/类型/连线等详细比对。PG端口需手动定义text信息，而信号端口由工具自动处理。常见错误包括网表文件错误、端口不匹配、开路/短路、器件类型不符等。建议优先在Innovus中完成在线LVS检查（验证电源连通性、短路、信号完整性等），可大幅提高Calibre LVS通过率]]></description><category></category></item><item><title><![CDATA[一动一静皆消耗——IC设计之低功耗技术(Low Power Design)]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149467869</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149467869</guid><author>LogicYarn</author><pubDate>Sat, 19 Jul 2025 19:11:24 +0800</pubDate><description><![CDATA[芯片低功耗设计方法综述 摘要：本文介绍了芯片低功耗设计的关键技术，包括动态功耗和静态功耗的组成及其影响因素。重点分析了四种主流低功耗方法：1）时钟门控技术（Clock Gating），通过控制时钟信号活动降低50%功耗；2）多电压域技术（Multi Voltage），根据不同模块性能需求采用不同供电电压；3）电源关断技术（Power Gating），完全关闭闲置模块电源；4）多阈值电压技术，在非关键路径使用高阈值单元降低漏电。此外还介绍了DVFS等高级低功耗技术。研究表明，合理应用这些技术可显著降低芯片整体]]></description><category></category></item><item><title><![CDATA[逆温而行——揭秘先进工艺下的温度反转效应（Temperature Inversion）]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149310566</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149310566</guid><author>LogicYarn</author><pubDate>Sun, 13 Jul 2025 15:38:08 +0800</pubDate><description><![CDATA[温度反转效应是指先进工艺节点（65nm以下）中低温反而导致器件延迟增大的现象。传统工艺下，高温会降低载流子迁移率，增加延迟；但在先进工艺中，由于电源电压降低，温度升高使阈值电压下降，导致电流增大、延迟减小。这一现象改变了STA Signoff的时序分析策略，需重新评估温度对setup和hold的影响。迁移率和阈值电压随温度变化的相对主导地位是造成温度反转的关键因素。]]></description><category></category></item><item><title><![CDATA[时间的弧线，逻辑的航道——标准单元延迟（cell delay）的根与源]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149310014</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149310014</guid><author>LogicYarn</author><pubDate>Sun, 13 Jul 2025 15:25:18 +0800</pubDate><description><![CDATA[本文介绍了时序弧和单元延迟的概念及其影响因素。时序弧代表信号从输入到输出的路径，存在于组合和时序逻辑中。单元延迟定义为输入输出信号到达50%阈值的时间差，主要取决于输入转换时间和输出负载（包括输入电容和寄生电容）。延迟本质上由电容充放电时间决定。后端设计中，单元延迟值可从.lib时序库文件中获取，需确保输入转换时间和负载在查找表范围内，避免工具使用插值计算导致不准确结果。设计中应修复过大的转换时间和负载违规。]]></description><category></category></item><item><title><![CDATA[同为树枝，谁主沉浮？—— Inverter 与 Buffer 构筑时钟树(CTS)的抉择]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149309558</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149309558</guid><author>LogicYarn</author><pubDate>Sun, 13 Jul 2025 14:44:56 +0800</pubDate><description><![CDATA[本文比较了反相器和缓冲器在时钟树综合中的差异。基于反相器的时钟树能实现完美的时钟信号对称性，而缓冲器虽驱动能力更强但可能导致信号不对称。通过优化负载平衡或在中点插入反相器，可以改善缓冲器时钟树的性能。后端设计需权衡信号对称性、驱动能力及面积功耗等因素。文章深入解析了两种方案的优缺点及优化方法，为时钟树设计提供重要参考。]]></description><category></category></item><item><title><![CDATA[阻有形，容无声——STA 签核之RC Corner]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149302311</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149302311</guid><author>LogicYarn</author><pubDate>Sat, 12 Jul 2025 23:46:03 +0800</pubDate><description><![CDATA[本文详细介绍了集成电路中RC corner的概念及其在时序分析中的应用。随着工艺节点的演进，RC corner的定义也发生变化：90nm前仅需Cbest/Cworst两个corner；90nm后新增RCbest/RCworst以应对耦合电容影响；12nm采用DPT技术后又引入CCworst/CCbest参数。文章解析了网络电容（耦合/表面/边缘电容）和电阻的计算公式及其影响因素，指出工艺进步导致耦合电容占比增加。在时序签核方面，Setup time采用Cworst/RCworst，而Hold time需考虑]]></description><category></category></item><item><title><![CDATA[门开门合皆有度——从寄存器结构解读 Setup 与 Hold 的秘密]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149300423</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149300423</guid><author>LogicYarn</author><pubDate>Sat, 12 Jul 2025 22:58:32 +0800</pubDate><description><![CDATA[本文介绍了数字电路中D触发器的建立时间(setup time)和保持时间(hold time)概念及其原理。建立时间是时钟采样前数据必须提前稳定的最短时间，保持时间是时钟采样后数据必须保持稳定的最短时间。通过分析D触发器内部主从锁存器结构，解释了这两个时序要求的原因：建立时间确保数据能正确到达内部节点，保持时间防止传输门未完全关闭时数据变化导致冲突。文中还指出EDA工具通过工艺库(.lib文件)获取标准单元的时序参数要求。这些时序约束都是为了避免亚稳态的发生，保证电路可靠工作。]]></description><category></category></item><item><title><![CDATA[【数字后端】- Standard Cell Status]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149227810</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149227810</guid><author>LogicYarn</author><pubDate>Wed, 09 Jul 2025 17:58:47 +0800</pubDate><description><![CDATA[文章摘要：标准单元在物理设计中有五种放置状态：unplaced（初始状态）、placed（布局后）、fixed（不可移动单元，如ENDCAP等）、cover（完全锁定）和soft_fixed（全局布局固定但细节可调）。其中fixed状态单元在布局工具中不可移动，check place命令会分别统计包含/不包含fixed单元的密度。图文展示了fixed单元实例和密度检查结果。（98字）]]></description><category></category></item><item><title><![CDATA[【数字后端】- 衡量design的congestion情况]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149102013</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149102013</guid><author>LogicYarn</author><pubDate>Thu, 03 Jul 2025 20:48:00 +0800</pubDate><description><![CDATA[摘要： 在芯片设计中，布局后需评估Density和Congestion。Congestion的衡量指标包括： Overflow：基于GCELL（Routing Grid cell）衡量绕线资源超限情况，如5个track的GCELL需绕7条线时，Overflow为2。 Hotspots：反映局部拥塞热点，分数越高表示拥塞越集中。大面积低密度设计中，Hotspots比Overflow更能体现真实问题。 查看方法： Overflow在优化设计后自动报告。 Hotspots通过命令reportCongestion ]]></description><category></category></item><item><title><![CDATA[论文审稿必备问到的42个问题]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149089177</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149089177</guid><author>LogicYarn</author><pubDate>Thu, 03 Jul 2025 10:41:10 +0800</pubDate><description><![CDATA[这篇学术写作指南提供了对论文各部分的详细审阅标准，涵盖标题、摘要、引言、方法、结果、讨论与结论、图表材料及参考文献等关键环节。指南强调内容清晰性、方法严谨性、数据一致性以及学术规范性，要求标题准确反映内容，摘要简明扼要，研究方法可复现，结果与讨论逻辑自洽，图表与文本一致，参考文献全面且最新。特别关注研究伦理、潜在偏见和学术贡献的恰当表述，为作者提供了全面的论文质量把控框架。]]></description><category></category></item><item><title><![CDATA[【数字后端】- tcbn28hpcplusbwp30p140，标准单元库命名含义]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149079112</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149079112</guid><author>LogicYarn</author><pubDate>Wed, 02 Jul 2025 21:54:19 +0800</pubDate><description><![CDATA[摘要：本文介绍了台积电28nm HPC+工艺（tcbn28hpcplus）标准单元的关键参数：BWP表示标准单元类型为Base cell，采用N-well工艺，P型晶体管布局；30代表栅极长度30nm；p140表示多晶硅间距140nm。文中还提供了器件模型中栅极长度与多晶硅参数的图示对应关系。这些参数对芯片设计具有重要指导意义。（98字）]]></description><category></category></item><item><title><![CDATA[【数字后端】- 什么是AOI、OAI cell？它们后面数字的含义]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149078684</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149078684</guid><author>LogicYarn</author><pubDate>Wed, 02 Jul 2025 21:38:04 +0800</pubDate><description><![CDATA[摘要：OAI和AOI是VLSI设计中常用的高效组合逻辑单元，分别代表或与非门和与或非门。其型号数字（如AOI221）具有特定含义：首位数字表示第一级逻辑门的数量，后续数字表示各门的输入数。例如AOI221表示Z=(A·B + C·D + E)'，而AOI33则对应Z=(A·B·C + D·E·F)'。虽然这些单元能高效实现组合逻辑，但其高引脚密度可能造成后端布局布线拥塞问题。理解型号命名规则有助于快速掌握单元功能特性。]]></description><category></category></item><item><title><![CDATA[详解时钟的skew、jitter和uncertainty]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149054191</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149054191</guid><author>LogicYarn</author><pubDate>Tue, 01 Jul 2025 20:46:30 +0800</pubDate><description><![CDATA[摘要：时钟偏差（skew）与布局布线相关，可通过设计优化降低影响；抖动（jitter）源于时钟源内部工艺，无法消除但需留设计余量。时钟不确定性（clock uncertainty）用于缓解抖动影响，考虑悲观情况（setup提前/hold延后）。在PR流程中，CTS前需手动添加skew补偿ideal时钟的乐观估计，CTS后则采用实际布线值。图示展示了三种时钟时序特性的差异。（149字）]]></description><category></category></item><item><title><![CDATA[在CPU设计中，为什么要引入指令集架构？有什么好处？-- 数字IC笔试]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149054083</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149054083</guid><author>LogicYarn</author><pubDate>Tue, 01 Jul 2025 20:23:48 +0800</pubDate><description><![CDATA[指令集架构(ISA)是硬件与软件交互的标准接口，定义了指令集合、格式、寻址方式等关键特性。CISC通过复杂指令减少程序指令数，RISC则简化指令提高执行效率。引入ISA的主要优势包括：1)标准化软硬件接口，开发者无需了解底层实现细节；2)提升软件可移植性，相同ISA的处理器可运行相同二进制程序；3)简化系统软件开发，操作系统、编译器等重要工具基于稳定ISA更易开发和维护。ISA实现了软硬件解耦，是计算系统高效运行的基础。]]></description><category></category></item><item><title><![CDATA[【数字后端】- 查看dont use cell， dont touch inst]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149043014</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149043014</guid><author>LogicYarn</author><pubDate>Tue, 01 Jul 2025 11:32:42 +0800</pubDate><description><![CDATA[本文总结了两种常用IC设计命令：1）查看dont use单元的指令为dbGet [dbGet -p head.libCells.dontUse true].name；2）查看dont touch实例的指令为dbGet [dbGet -p top.insts.dontTouch true].name。这些命令在PR（布局布线）过程中可以有效避免因搜索结果错误带来的问题。]]></description><category></category></item><item><title><![CDATA[使用Verilog设计模块输出中位数，尽可能较少资源使用]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149031998</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149031998</guid><author>LogicYarn</author><pubDate>Mon, 30 Jun 2025 21:35:27 +0800</pubDate><description><![CDATA[此外：1）在实际项目中，如果允许两级流水线延迟，可在a_ge_b, b_ge_c, c_ge_a处插入一级寄存器，增加性能；2）修改多路选择器的逻辑关系，可变为求三个数的最大值，也可变为求三个数的最小值，消耗的资源和时序性能不变。]]></description><category></category></item><item><title><![CDATA[【innovus基础】- 几何环路检测]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149031918</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149031918</guid><author>LogicYarn</author><pubDate>Mon, 30 Jun 2025 21:31:08 +0800</pubDate><description><![CDATA[下面命令可以针对几何环路进行检测，查找布线中的闭合回路，这些环路可能导致信号短路、冗余路径或布局错误。检查出来之后，手动删除环路即可。]]></description><category></category></item><item><title><![CDATA[【面试必问】- 软问题/宏观问题，以及如何回复？]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149003062</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149003062</guid><author>LogicYarn</author><pubDate>Sun, 29 Jun 2025 20:25:30 +0800</pubDate><description><![CDATA[目前确实手中有几个offer在谈。但是我个人会更加看重岗位的匹配程度，与未来发展潜力。贵公司的发展潜力和业务都是我比较符合，且满意且重点关注的，所以会重点选择考虑。分点阐述短期（1-2年）和长期（3-5年）目标。比如短期：深耕XX领域技能，争取独立负责项目。我有亲戚在这边定居很久了/我女朋友在这个城市工作，以后想长久发展定居什么的。4、你不是本地人，为什么来 上海orxx发展？父母支持我的独立发展。3、你目前有哪些offer？5、你家里是做什么工作的？1、你的职业规划是什么？2、你还有什么想问的？]]></description><category></category></item><item><title><![CDATA[【makefile】Makefile脚本基础详解]]></title><link>https://blog.youkuaiyun.com/LogicYarn/article/details/149002974</link><guid>https://blog.youkuaiyun.com/LogicYarn/article/details/149002974</guid><author>LogicYarn</author><pubDate>Sun, 29 Jun 2025 20:21:04 +0800</pubDate><description><![CDATA[Makefile是一种类似Shell脚本的自动化构建工具，主要用于编译和构建工程。其基本规则包括：1）标准编译规则，通过依赖文件生成目标文件；2）伪目标命令（如clean），仅执行操作不生成文件；3）变量定义简化命令编写。伪目标需要用.PHONY声明，避免与同名文件冲突。Makefile通过自动化编译流程提高了开发效率，是工程管理的重要工具。]]></description><category></category></item></channel></rss>