时间的弧线，逻辑的航道——标准单元延迟（cell delay）的根与源

时序弧

在这篇文章中，我们将讨论影响标准单元延迟的因素。在开始讨论之前，我们需要先了解一下什么是时序弧 (Timing Arcs)：

时序弧 (Timing Arcs)： 时序弧代表了信号从一个输入流向一个输出的方向。它存在于组合逻辑和时序逻辑中，比如AND们的A pin→Z pin为一个时序库，B pin → Z pin为一个时序弧。他们通常具有不同的延迟

关于这些时序弧的信息来源于foundary提供的时序库 (.lib) 文件中，后面我们会讲到如何查看。

cell delay

单元延迟（cell dalay）被定义为：输入信号到达50%逻辑阈值与输出波形到达50%逻辑阈值之间的时间差。 有时也被称为Gate delay/Propagation delay

这个时间差主要取决于两个因素：

• 1、输入信号的转换时间 (Input slew / transition)：即 A 引脚上的信号跳变速率（上升/下降时间）。

• 2、输出负载 (Output load / capacitance)：即 Z 引脚上的电容负载。

也就是cell delay =F{input transition time,Output load}

这里的输出负载 (Output Load) = Z 节点上所有单元的输入电容之