【FPGA——基础篇】数字电路设计——三态门

1.what is Three-state gate?

三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑1）或低电平（逻辑0），又可以保持特有的高阻抗状态。高阻态相当于隔断状态（电阻很大，相当于开路）。

高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响。

2.why?

高阻态的意义在于实际电路中不可能断开电路，引入高阻态可以达到断路的效果。三态电路的输出逻辑状态的控制，是通过一个输入引脚实现的。

三态门都有一个EN控制使能端，来控制门电路的通断。 可以具备这三种状态的器件就叫做三态器件。当EN有效时，三态电路呈现正常的“0”或“1”的输出；当EN无效时，三态电路给出高阻态输出。

3.where?

通常用在总线接口中，因为在一个总线上同时只能有一个设备端口作输出，这时其他端口必须在高阻态，同时可以输入这个输出端口的数据。所以，设备端口要挂在一个总线上，必须通过三态缓冲器。也就是说，在总线控制管理下，访问到哪个端口，那个端口的三态缓冲器才可以工作在输出状态，其他端口仿佛断路一样，这是典型的三态门应用。