从电力工程师到Verilog新手---硬件描述语言入门，从零基础到精通，收藏这篇就够了！

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我读本科的时候，数字电路这门课是和电子信息专业的学生一起学习的，而且还考了很高的分数。后来还选修了VHDL语言设计，当时感觉学到了不少东西。但这些都是20年前的事情了，我已经完全彻底地遗忘了所有的数字电路知识，还得从零开始学习硬件描述语言verilog。本文对我这工作多年的“初学者”或许有一定的参考意义。

Verilog是一种硬件描述语言（HDL），广泛用于电子设计自动化（EDA）领域。对于FPGA设计、芯片设计来说，已经成为事实上的标准。商业上复杂的芯片至少包含几百万行Verilog代码。编写好Verilog代码之后，综合工程师会将高层描述的代码转换为可以在芯片上实际制造的门级实现。随后，布局布线工程师会将这些门级电路在芯片上物理布局，并进行互连。然后是各种验证、与晶圆制造厂交互、流片生产、封装测试等。可以看出，Verilog编程在数字技术中是相当关键的。

电力系统工程师学习数字电路设计的必要性

对于电力系统专业的工程师，学习数字电路设计，主要有以下原因：

电力系统中的嵌入式装置总会有数字硬件电路部分。随着电力系统数字化技术的发展，越来越多的嵌入式智能设备和传感器在电网中应用，研发工程师至少需要了解一些数字逻辑电路的概念。
对于电力系统仿真等高性能计算应用来说，硬件设计是实现异构加速与高实时性的重要关键技术（基于FPGA或者ASIC芯片），这目前也是前沿技术。
对于软件编程来说，了解硬件的原理有助于写出高水平的程序。软件和硬件是相互配合的，很难想象软件高手可以不懂计算机的组成原理。

快速学习Verilog的建议

快速学习verilog语言，现在有了更好的条件，以下建议可以参考：

充分利用开源仿真工具，初学者没必要使用高度专业化的EDA软件（例如Vivado），这些软件自身的安装和学习都是非常大的工作量。初学者主要是能快速的看到仿真波形，迅速得到反馈。
充分利用大模型AI技术的发展，积极向ChatGPT等AI工具提问；
使用网上的各种公开资料，例如有一个verilog答题网站：HDLBits；还有一个中文版的verilog入门网站（主要是科普教程）：https://www.runoob.com/w3cnote/verilog-tutorial.html

使用开源Verilog仿真工具

关于开源的verilog语言仿真工具，我发现下面的方式是最轻量级的，首先是在Ubuntu系统中安装软件:

apt-get install iverilog   apt-get install gtkwave

然后上传简单的verilog代码count.v，如下：

module counter(       input clk,          // 时钟信号       input rstn,         // 异步复位信号（低有效）       output reg [3:0] out // 4位输出   );          // 在时钟上升沿和复位下降沿响应       always @(posedge clk or negedge rstn) begin           if (!rstn)           // 如果复位信号激活（低电平）               out <= 4'b0000;  // 计数器清零           else               out <= out + 1;  // 否则计数器值加一       end      endmodule

再上测试程序test.v，如下：

` `timescale 1ns / 1ps // 定义时间单位和时间精度      module counter_tb;       // 测试台输入和输出       reg clk;       reg rstn;       wire [3:0] out;          // 实例化计数器模块       counter uut (           .clk(clk),           .rstn(rstn),           .out(out)       );          // 生成时钟信号       initial begin           clk = 0;           forever #5 clk = ~clk; // 产生一个周期为10ns的时钟       end          // 初始块设置测试条件和生成VCD文件       initial begin           // VCD文件生成           $dumpfile("wave.vcd");           $dumpvars(0, counter_tb);              // 初始化输入           rstn = 0; // 激活复位           #10;      // 等待10ns           rstn = 1; // 停止复位              // 观察计数器如何增加           #100;     // 等待100ns以观察计数器输出              // 再次重置计数器           rstn = 0; // 激活复位           #10;      // 等待10ns           rstn = 1; // 停止复位              // 继续观察计数器增加           #50;      // 运行50ns后结束测试           $finish;  // 结束仿真       end          // 监控输出变化       initial begin           $monitor("At time %t, output = %d", $time, out);       end      endmodule    `

在Ubuntu Linux终端执行：

iverilog  test.v count.v   ./a.out

可以得到仿真结果。同时仿真波形还导出波形观察，执行：

gtkwave wave.vcd

结果如下图所示，从波形来看，效果还是非常明显的，计数一个个加上去的过程很直观。

学习Verilog的思维转变

类似于我这样的C/C++程序员，初步学习verilog需要转变思维方式，注意：

Verilog直接描述硬件行为，其设计天生就是并发的。在Verilog中，多个进程（或模块）可以同时执行，模拟电子组件如寄存器、门等的行为。
Verilog使用描述性语言来模拟电子电路的物理行为。Verilog代码定义的是硬件的结构和行为，即告诉硬件该怎么构建，而不是命令式地告诉计算机要做什么，这一点与C语言完全不同。比如说，在Verilog中，循环通常用于在编译时生成重复的硬件结构，而不是在运行时控制程序流。
学习Verilog前，先要了解基本的数字电路和逻辑设计概念，如逻辑门、触发器、寄存器、时钟、信号等。特别是理解时钟、同步和异步信号处理的重要性。

通过以上建议，希望能够为更多工作多年但重新学习数字电路设计的工程师（或者是电力等专业的“跨界”工程师）提供一些帮助。