ZYNQ基本使用（4） 中断 -- 私有定时器中断

最新推荐文章于 2025-03-18 21:01:42 发布
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分类专栏： Zynq
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版权

目录

 

中断

中断简介

私有、共享和软中断

通用中断控制器GIC

复位和时钟

模块图

CPU中断信号直通

功能说明

软件生成的中断 SGI

CPU私有外设中断PPI

共享外围中断SPI

硬件系统

软件系统

私有定时器中断

函数API

参考

 

中断

中断简介

UG585 CH7 Interrupts

以下主要是翻译的文档。

 

中断通过GIC pl390连接CPU。

CPU接收的中断包括来自外围I/O和PL侧。主要包括下面关键点：

私有、共享和软中断

每个CPU都一组私有外设中断PPI，使用分组寄存器专用访问。PPI包括全局全局定时器、私有看梦定时器、私有定时器和PL侧的FIQ/IRQ。（是ARM的两种不同的中断模式）

软中断SGI被路由到一个或两个CPU。SGIs由通用中断控制器GIC的寄存器生成。

共享外设中断SPIs由各种I/O和PS和PL的内存控制器，被连接到一个或两个CPU。SPIs同时也被路由到PL侧。

（从上面的图，可以看到中断分为三类，SGI、PPI和SPI，其中SPI由包括PS和PL两部分）

通用中断控制器GIC

GIC是一个管理来自PS和PL中断的集中资源。当CPU接口接收下一个中断是，GIC使能、禁用、屏蔽和优先处理中断源并以编程方式发送中断给选定的CPU。

此外，GIC支持安全扩展以实现安全感知系统。

GIC基于ARM GIC v1.0 非矢量

为了快速读写响应，GIC通过私有总线访问寄存器，避免暂时阻塞或其他瓶颈。

GIC集中所有的中断资源进行调度，分发最该优先级的中断给各个CPU。

当一个中断面向多个CPU时，GIC确保一次只有一个CPU执行。

所有的中断源都有唯一的中断标识号。

所有的中断源都有自己的可配置的优先级和目标CPU列表。

（从上面的图可以看到，SGI、PPI和SPI都是发给GIC，通过IRQ/FIQ发送给CPU）

复位和时钟

GIC的复位由复位子系统控制，由系统级控制寄存器SLCR的A9_CPU_RST_CTRL寄存器的PERI_RST位.控制。该信号也复位CPU的私有定时器和私有看梦定时器AWDT。复位后，所有挂起或正在进行的中断全部被忽略。

GIC操作的时钟是CPU_3x2x（一半CPU的频率）。

模块图

SPIs由各种子系统生成，包括PS的I/O外设和PL的逻辑。

CPU中断信号直通

PL的中断可以路由到GIC作为PPI #4或#1中断，或者绕过GIC通过直通复用器。

两个CPU都可以使用。直通模式由mpcore.ICCICR寄存器控制。

 

功能说明

软件生成的中断 SGI

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ZYNQ 学习定时器中断
baidu_34971492的博客
06-18 333
定时器作为 PS 的重要组成部分，可以不受 CPU 的干预，自己独立运行，来完成计时、定时、中断以及计算来自 MIO 或 EMIO 引脚的信号脉冲宽度等。在 ZYNQ 嵌入式系统中，定时器的资源是非常丰富的，每个 Cortex-A9 处理器都有各自独立的 32 位私有定时器和 32 位看门狗定时器，这两个 CPU 同时共享一个 64 位的全局定时器（Global Timer）。
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06-02 8912
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ZYNQ学习之旅--PS_TIMER
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06-29 1130
目录标题简介BD设计软件设计 简介 在 ZYNQ 嵌入式系统中，定时器的资源是非常丰富的，每个 Cortex-A9 处理器都有各自独立的 32 位私 有定时器和 32 位看门狗定时器，这两个 CPU 同时共享一个 64 位的全局定时器（GT）。除此之外，PS 中还有一个 24 位的系统看门狗定时器（SWDT）和两个 TTC（Triple Timer Counters）。系统看门狗定时器可以在系统发生灾难性的故障时（如 PS 中的 PLL 工作异常）发出信号，使得系统程序重新启动，保证了系统安全可靠的运行。T
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1.ZYNQ 中断框图 上图为 ZYNQ 中断分布框图。可以看到部分 PL 到 PS 部分的中断，经过中断控制分配器（ICD），同时进入CPU1 和 CPU0。查询下面表格，可以看到 PL 到 PS 部分一共有 20 个中断可以使用。4 个快速中断（PPI），即IRQF2P[19:16]；16 个共享中断（SPI），即 IRQF2P[7:0]、IRQF2P[15:8]。这 16 个中断可以任意...
定时器(简介+定时中断——源码+原理)
ndkxbxhoa的博客
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1）实际上是一个计数器，如果输入的是一个基准时钟，那么对这个时钟计数，实际上就是计时间。
第十四章 ZYNQ TIMER定时器中断
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PYNQ-Z2 初识(十一) Zynq的中断
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07-15 2627
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第五节，ZYNQ中断
想做一条贪吃蛇
04-03 2083
ZYNQ中断 1 中断类型 ARM处理器支持7种异常情况：复位、未定义指令、指令预取终止、数据终止、中断请求（IRQ）和快速中断请求（FIQ）。 复位（RESET）：但处理器的复位引脚有效时，系统产生复位异常中断，程序跳转到复位异常中断处理程序处执行。复位异常中断通常用在下面两种情况，一是系统加电时和系统复位时；二是跳转到复位中断向量处执行； 数据访问中止（data abort）：如果数据...
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在本文中，我们将深入探讨基于ZYNQ-7000系列的私有定时器中断控制器设计，这是针对FPGA（现场可编程门阵列）和CPLD（复杂可编程逻辑器件）嵌入式系统的重要组成部分。ZYNQ-7000系列是由Xilinx公司推出的片上系统...
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Zynq-7000中断
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ZYNQ 定时器中断
hhh123987_的博客
10-24 1078
arm私有定时器中断
zynq timer中断
little_soldier的专栏
06-24 838
基本流程没啥可注意的。网上也一大堆例子，写这个的主要目的是提醒自己，也提醒像我一样不大喜欢仔细看文档的码虫们， ，要注意： 自带的Cortex A9 private timer的运行时钟是cpu时钟的一半。 arm cpu的默认工作频率在666.666Mhz。 其他没啥了。 ...
ZYNQ-定时器中断使用
Vuko_Coding Zone
05-22 3897
学习内容 本文首先介绍了ZYNQ的定时器的相关内容，并学习使用ZYNQ芯片中的定时器进行操作测试。 开发环境 vivado 18.3&SDK，PYNQ-Z2开发板。 定时器简介 介绍 ZYNQ有两个Cortex-A9处理器，每个Cortex-A9处理器都有自己的专用32位计时器和32位看门狗计时器。 两个都处理器共享一个全局64位计时器。 这些计时器始终以1/2的CPU频率计时（CPU_3x2x）。 在系统层级，有一个24位看门狗定时器和两个16位三重定时器/计数器。系统看门狗定时器的时钟频率为CP
SylixOS Zynq平台私有中断绑定
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1. 概述 本篇主要介绍在Zynq平台编写中断相关的驱动程序时，涉及CPU私有中断的相关绑定办法。 2. 私有中断简介 私有中断是多核CPU上特有的中断，私有中断只能被其所有者核心获取和响应，不会被其他核发现。常见的私有中断有全局定时器，私有看门狗定时器，私有定时器等...
ZYNQ的中断
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轮询是由软件同步获取设备的状态CPU接收的中断有3种：私有外设中断（PPI）、软件生成的中断（SGI）、共享外设中断（SPI）。通用中断控制器是一个用于集中管理从PS和PL发送到CPU的中断，启用、禁用、屏蔽和优化中断源的处理中心，将具有最高优先级的中断源分配给各个CPU之前集中所有中断源，并在CPU接口接收下一个中断时以编程的方式将他们发送到选定的CPU。如果具有相同优先级的两个中断同时到达，具有最低中断ID会首先被发送。
zynq7020AMP裸机开发cpu1私有定时器中断
最新发布
03-28
<think>好的，我现在需要帮助用户解决关于Zynq 7020 AMP架构下CPU1的私有定时器中断裸机开发的问题。首先，我需要回忆一下Zynq 7020的双核结构。Zynq-7000系列有两个Cortex-A9核，AMP模式下两个核可以独立运行不同的操作系统或裸机程序。用户的问题集中在CPU1的私有定时器设置，我需要确保自己了解私有定时器的相关寄存器配置。 首先，私有定时器（Private Timer）是每个CPU核心独有的，地址应该从0xF8F00600开始。需要配置加载值、控制寄存器，并启用中断。中断号方面，私有定时器的中断属于PPI（私有外设中断），CPU0的PPI中断号是29，而CPU1的应该是对应的。不过需要确认一下，可能用户在使用CPU1时，中断号是否相同或者不同，这里可能需要查文档。 接下来，中断控制器的配置。Zynq使用的是GIC（通用中断控制器），在裸机开发中需要配置GIC的Distributor和CPU Interface。对于CPU1来说，可能需要确保中断分配到对应的CPU，并且优先级和使能位设置正确。同时，中断服务函数的注册需要将中断处理函数地址写入向量表，或者通过设置VBR（向量基址寄存器）来指向自定义的向量表。 然后，代码结构方面，用户可能需要初始化定时器，配置中断控制器，编写中断服务函数，并启用全局中断。需要注意的是，在AMP模式下，两个核之间的资源访问需要协调，比如共享内存或者使用核间通信机制，但用户的问题主要聚焦在CPU1的私有定时器，可能暂时不需要处理核间通信部分，但可能需要确保内存分配正确，避免冲突。 此外，启动流程方面，在AMP环境中，CPU1通常由CPU0启动，通过写入CPU1的启动地址并释放复位。因此，用户可能需要将CPU1的代码编译成不同的可执行文件，并确保其加载到正确的内存地址。同时，在代码中需要设置好CPU1的堆栈和异常向量表。 可能还需要考虑缓存和MMU的配置，确保定时器相关寄存器的访问是有效的。在裸机开发中，通常需要禁用MMU，但缓存可能需要根据情况进行配置，比如是否启用数据缓存来加速访问，但需要确保寄存器映射的内存区域配置正确，避免缓存导致的问题。 最后，测试和调试部分，用户可能需要使用JTAG调试器分别连接到两个核，或者在代码中加入日志输出到共享内存，通过串口或其他方式查看CPU1的中断触发情况。同时，需要确保中断处理函数正确清除中断标志，避免重复进入中断。 可能遇到的问题包括中断未触发，原因可能是中断号配置错误、GIC未正确使能、定时器控制寄存器的配置有误，或者中断处理函数没有正确清除中断标志。需要逐步排查这些方面，并参考Xilinx的官方文档和例程，确保寄存器的配置值正确。</think>### Zynq 7020 AMP 裸机开发中 CPU1 私有定时器中断配置步骤 #### 1. **硬件基础** - Zynq 7020 包含双 Cortex-A9 核（CPU0 和 CPU1），私有定时器（Private Timer）是每个核的独立外设，地址为 $0xF8F00600$（CPU0）和 $0xF8F01600$（CPU1）[^1]。 - 私有定时器中断属于 PPI（私有外设中断），CPU1 的私有定时器中断号为 **30**。 #### 2. **关键寄存器配置** ##### a. **定时器初始化** ```c // 设置定时器加载值（32 位） *(volatile uint32_t*)(0xF8F01600 + 0x00) = LOAD_VALUE; // Timer Load Register // 控制寄存器配置 *(volatile uint32_t*)(0xF8F01600 + 0x08) = 0x07; // Timer Control Register: // 0x01: 使能定时器 // 0x02: 自动重载模式 // 0x04: 中断使能 ``` ##### b. **中断控制器（GIC）配置** ```c // GIC Distributor 配置（使能中断分配） *(volatile uint32_t*)(0xF8F01000 + 0x100) |= (1 << 30); // GICD_ISENABLERn（使能 PPI 30） // GIC CPU Interface 配置（CPU1 侧） *(volatile uint32_t*)(0xF8F00100 + 0x0C) = 0x1F0; // ICCPMR（优先级掩码） *(volatile uint32_t*)(0xF8F00100 + 0x00) = 0x01; // ICCICR（使能 CPU Interface） ``` #### 3. **中断服务函数（ISR）** ```c void __attribute__((interrupt)) timer_isr(void) { // 清除定时器中断标志 *(volatile uint32_t*)(0xF8F01600 + 0x0C) = 0x01; // Timer Interrupt Status Register // 用户自定义操作（如翻转 GPIO） } ``` #### 4. **向量表与中断绑定** - 在启动代码中修改向量表，将 IRQ 入口指向通用中断处理函数： ```assembly .section .vectors ldr pc, [pc, #24] // IRQ 跳转指令 .word irq_handler // IRQ 处理函数地址 ``` - 在 C 代码中绑定具体中断： ```c void irq_handler(void) { uint32_t int_id = *(volatile uint32_t*)(0xF8F00100 + 0x0C); // ICCIAR if (int_id == 30) timer_isr(); *(volatile uint32_t*)(0xF8F00100 + 0x10) = int_id; // ICCEOIR } ``` #### 5. **启动流程（AMP 模式）** - CPU0 需通过写 **SLCR.ACP_CTRL** 寄存器释放 CPU1 复位，并设置其启动地址： ```c *(volatile uint32_t*)(0xF8000000 + 0x244) = CPU1_ENTRY_ADDR; // 设置 CPU1 启动地址 *(volatile uint32_t*)(0xF8000000 + 0x8) |= 0x1; // 释放 CPU1 复位 ``` #### 6. **注意事项** - **内存隔离**：在 AMP 模式下需通过 MPU 或 MMU 配置隔离 CPU0 和 CPU1 的内存访问。 - **共享资源同步**：若操作共享外设（如 GPIO），需使用原子操作或软件锁。 - **调试方法**：可通过 UART 打印日志或 LED 指示灯验证中断触发。
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