ICC 图文学习——LAB6：Chip Finishing 芯片完成

  布线工作完成后，主体工作已经完成，chip finishing 阶段主要是做检查设计、提高良率和物理验证工作，主要内容如下：
·DRC 和 LVS检查
·进行连线扩展和加宽连线来减少关键区域
·修复天线效应
·使用填充单元填充 core 中空白区域
·进行冗余通孔插入
·填充金属以满足金属密度要求

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相关文件的准备：
orca_lib.mw/CEL：
route_opt_final   
./scripts
cb13_6m_antenna.tcl   天线效应文件
如果遇到问题，可以使用命令脚本帮助恢复： /.soloution/run.tcl

1. 加载和分析设计

1. 打开设计库
   在lab6_chip_finishing目录下调用ICC，然后打开设计库 orca_lib.mw ，如下：

open_mw_lib orca_lib.mw

2. 复制单元 CEL route_op_final，并命名为 chip_finish

copy_mw_cel -from route_opt_final -to chip_finish

3. 打开 chip_finish 单元

open_mw_cel chip_finish

4. 检查没有 DRC 违反

verify_zrt_route

注：当前阶段未定义天线规则，稍后将添加天线效应文件。

5. 确认没有LVS违反（开路、短路或浮动线网）

verify_lvs

6. 生成约束报告，不应该有违反问题

report_constraint -all_violators

注：若存在 DRC 或 LVS 违反，则需要修复它们，再进行后面的步骤。

2. 随机微粒缺陷——增大线宽和线间距

  增大线宽、线间距主要是为了解决芯片在制造过程中由随机微粒缺陷引起的短路（short）和开路（open）问题，提高芯片的良率。

1. 分析短路的关键区域：
   a. 依次选择 " Short Critical Area "— " Reload "— " OK "，如下：
   
   对应操作命令如下：

report_critical_area -fault_type short

   b. 设置 " Max threshold " 值为 0.1 。然后点击Apply，如下：

注：由上图可以发现，最大关键区域 ratio 都小于10%。

2. 保存文本报告
   在当前目录下工具自动创建了 outpu