vivado仿真出错：[USF-XSim 62] 'compile' step failed with error(s) while executing

问题描述：

当我写完设计文件和testbench文件之后，综合与实现都能通过，但进行仿真时，报如下图1的错误：

图1

[USF-XSim 62] 'compile' step failed with error(s) while executing 'D:/0Verilog_Study/DVB-T2_prj/myself_qianduan/DVB-T2/DVB-T2.sim/sim_1/behav/compile.bat' script. Please check that the file has the correct 'read/write/execute' permissions and the Tcl console output for any other possible errors or warnings.

在执行的时候，usf-xsim 62“编译”步骤失败了(s):/0Verilog学习/dvb-t 2 prj/我的钱/dvb-t/dvb-t 2。卡/卡1 / behav /编译。蝙蝠的脚本。请检查该文件是否有正确的“读/写/执行”权限和Tcl conso

 

一般情况都是仿真代码写错了，比如格式不对，信号没有定义，语法等错误造成的，通过Tcl Console窗口观察ERRO的行数在哪，对应修改错误！如下图：

 

 

 

解决办法：

出错的主要愿意是我的testbench内容出错啦，综合时并不报错，但是仿真不了！所以就是要仔细检查这几的仿真文件testbench内容是否有错，是否符合语法规范等等错误！错误如图2所示：

 

图2

由于在testbench文件中端口的类型定义是不能写到模块名括号里面的，应该写在模块名括号的外边。

应该改为图3所示：

图3