一种简单的异步fifo

部分还是跟同步fifo相同的，可以看我的上一篇博客：两种简单的同步fifo(不同的输出时序)

直接上代码：

module fifo#(
    parameter RAM_WIDTH     = 6'd32,
    parameter RAM_DEPTH     = 4'd8,
    parameter ADDR_WIDTH    = 4'd4
)(
    input                            wclk,
    input                            rclk,
    input                            resetn,
    input       [RAM_WIDTH-1:0]      data_in,
    input                            write_en,
    input                            read_en,
    output      [RAM_WIDTH-1:0]      data_out,
    output                           full,
    output                           empty
);
    reg     [RAM_WIDTH-1:0]         ram[RAM_DEPTH-1:0];
    reg     [ADDR_WIDTH-1:0]        write_addr_wclk;
    reg     [ADDR_WIDTH-1:0]        read_addr_rclk;

    wire    [ADDR_WIDTH-1:0]        write_addr_gray_wclk;
    reg     [ADDR_WIDTH-1