VCS学习笔记——VCS编译/仿真选项

原创已于 2024-04-03 12:02:21 修改 · 1.3k 阅读

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于 2024-03-22 11:24:23 首次发布

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本文详细介绍了Verilog编译器中常用的编译选项如-full64、-q/-v模式、-l日志记录、define-macro、-Mdir目录设置、debug_all调试选项以及simulation选项中的-lsim.log，帮助用户优化编译流程并提高仿真效率。

常用编译选项：

红色表示与simulation有关联。

compile选项	一般用法	含义
-full64		用64位模式进行编译和仿真
-R		编译结束后自动进行仿真
-notice		启用详细诊断信息
-q/-v		安静模式/详细模式：不显示正在解析的源文件、顶层模块及指定的时间刻度等信息。/额外显示正在执行的命令(运行C编译器等)。
-l	-l com.log	记录编译信息文件，如果有“-R”，则把编译和仿真的信息都放在一个log文件里。
+define+macro	配合`ifdef使用	配合激活RTL中的`ifdef-`else-`endif内的语句
-sverilog		支持systemverilog
-Mdir		指定存储编译产生文件的目录，默认位csrc
-Mupdate		增量编译
-debug_all		仿真提供最大调试功能支持，添加支持调试的选项会降低编译速度，在debug完进行test和覆盖率回归时可以不添加debug选项以使用批处理模式进行仿真。
+lint=TFIPC-L		提供例化时端口链接错误的详细信息