<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[I_learn_code的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/I_learn_code</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; I_learn_code]]></copyright><item><title><![CDATA[VCSpyglass用get_cells抓取内容显示不全解决方法]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/147304013</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/147304013</guid><author>I_learn_code</author><pubDate>Thu, 17 Apr 2025 13:12:49 +0800</pubDate><description><![CDATA[可能在design中有很多地方都调用了，如果一个一个去找，design规模大的话，很难找全，在vcspyglass中可以用如下cmd抓取所有调用。在user guide中有提到，默认情况下，tool最多显示100个objects，如果超过100个，则会用。被调用的次数超过100时，可以在vcspyglass的cmd line先执行如下命令。-limit 0 是不限制显示数量，不指定的话，默认显示100条。-verbose 的作用是显示Error的详细信息。的方式抓取同一类的信号，比如如下module。]]></description><category></category></item><item><title><![CDATA[post sim下如何将timing信息反标到仿真工具]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/143652519</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/143652519</guid><author>I_learn_code</author><pubDate>Sat, 09 Nov 2024 22:36:31 +0800</pubDate><description><![CDATA[跑post sim时需要带入timing信息，目前接触到的，timing信息往往存在sdf文档中(sdf是跑STA时吃sdc生成的)简单介绍下simulation时仿真工具是如何将sdf信息添加到仿真环境的必须。]]></description><category></category></item><item><title><![CDATA[verdi merge fsdb出现信号冲突的解决办法]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/134410653</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/134410653</guid><author>I_learn_code</author><pubDate>Wed, 15 Nov 2023 00:02:59 +0800</pubDate><description><![CDATA[把dump不同hier的fsdb文件merge到一起，当在实际项目中，每个fsdb文件中的信号都比较多，于是拉信号时就出现了下面这个问题。原因是在实际项目中，难以避免有些信号是同名的，而且在我的使用方式下，dump的时间范围又都是一致的，于是verdi就认为这是有问题的。于是抱着试试的想法，把FileType改成split，其他暂时不动，修改成如下的样子（第6行的stitch改成split）由于当时实验的时候只用了两个小的fsdb文件，每个fsdb文件中包含的信号量也比较少，所以并没有发现问题。]]></description><category></category></item><item><title><![CDATA[verdi技巧分享--合并多个fsdb文件、统计信号边沿]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/134222665</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/134222665</guid><author>I_learn_code</author><pubDate>Sat, 04 Nov 2023 20:08:06 +0800</pubDate><description><![CDATA[分享几个这段时间学到的verdi操作。]]></description><category></category></item><item><title><![CDATA[verdi dump状态机的波形时直接显示状态名]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/132913926</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/132913926</guid><author>I_learn_code</author><pubDate>Sat, 16 Sep 2023 01:28:47 +0800</pubDate><description><![CDATA[前段时间看到别人用verdi看状态机的波形时，可以显示定义的状态参数，觉得很有意思，特地学习了一下。这种信号，我们要想知道每个数值代表的状态，还需要跟定义的parameter比对。**不过也可以尝试在完成下图操作后，直接在rtl处拉信号，应该也是可行的 **像这种状态值少的，很容易记住，但如果状态有数十个，找数值对应的状态简直是灾难。显示的两个图形是 fsm，因为这份rtl里用了两个fsm，所以会显示出两个。选中 Tool ，在选择箭头指向的位置，然后会有一个弹窗。在点击红框选中的部分，会有如下选项。]]></description><category></category></item><item><title><![CDATA[分享一个RS触发器的趣味介绍]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/132198251</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/132198251</guid><author>I_learn_code</author><pubDate>Wed, 09 Aug 2023 22:03:19 +0800</pubDate><description><![CDATA[两个开关都断开，但由于蓝色或非门的输出端被接入被接到红色或非门的输入端，导致红色或非门的一个输入端为1，所以此时红色或非门的输出为0，从而使得蓝色或非门的两个输入端都是0，最终导致蓝色或非门的输出还是1，灯泡继续被点亮。由于蓝色或非门的输出接到红色或非门的输入，此时红色或非门的两个输入端都是0，则红色或非门的输出为1，导致蓝色或非门的输入端有一个1，最终蓝色或非门输出0。此时，蓝色或非门由于开关的断开，两个输入端都是0，所以蓝色或非门最终输出1，灯泡被点亮。=0对应红色或非门开关闭合，蓝色或非门开关断开。]]></description><category></category></item><item><title><![CDATA[使用$test$plusargs提高RTL验收速度]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/132135791</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/132135791</guid><author>I_learn_code</author><pubDate>Sun, 06 Aug 2023 21:23:30 +0800</pubDate><description><![CDATA[这段时间在整合一个小ip，因为要验证每个feature是否可行，需要用testbench + C语言的方式进行仿真验证，由于每种feature不仅要在C语言中修改寄存器配置，还要再testbench修改寄存器的配置，这导致每验证一种feature既需要修改C语言，也需要修改testbench，非常繁琐。]]></description><category></category></item><item><title><![CDATA[pullup和pulldown在verilog中的使用方法]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/131147482</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/131147482</guid><author>I_learn_code</author><pubDate>Sat, 10 Jun 2023 22:28:19 +0800</pubDate><description><![CDATA[这段时间涉及到了IO-PAD，在IO-PAD的RTL的时候注意到了pullup和pulldown，对这个知识比较好奇，就研究了一下，顺便记录下来，IO-PAD的内容等我再研究研究再考虑记录吧 >_<pullup和pulldown并非是verilog的内置原语，仅在仿真或综合过程中起作用，用来设置信号的默认状态在实际的硬件电路中，用来代表上拉和下拉，就比如在I2C中，SCL和SDA两个信号是open-drain的，在实际使用过程中往往需要接上拉电阻，如下图。]]></description><category></category></item><item><title><![CDATA[我用ChatGPT写了一个简单的Python自动化测试脚本]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/130904120</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/130904120</guid><author>I_learn_code</author><pubDate>Sat, 27 May 2023 18:01:19 +0800</pubDate><description><![CDATA[有时候因为要跑很多rtl的仿真，而现有的资源比较有限，每次都需要等一批rtl仿真结束后，才可以执行下一批，尤其是碰到最末的时候，一批rtl仿真结束，要是在打开电脑去run下一批，确实挺不方便的一度想着要是有个脚本就好了，奈何自己Python确实不行，刚好最近有大火的ChatGPT，就用ChatGPT辅助写了个脚本每个人的仿真资源是有限的，就比如分配给我的资源是10个，那么我一次最多可以丢10个rtl仿真，空闲的资源数量可以通过shell cmd打印出来。]]></description><category></category></item><item><title><![CDATA[简单记录一下spi的四种mode]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/130667493</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/130667493</guid><author>I_learn_code</author><pubDate>Sun, 14 May 2023 12:28:46 +0800</pubDate><description><![CDATA[最近在学习SPI，刚开始接触四种mode的时候，还有点懵，也是搜了好几个博客，才算搞懂，特此记录下，防止下次又要翻好几篇博客才找到答案  >_]]></description><category></category></item><item><title><![CDATA[C语言结构体位域简单介绍]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/130419823</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/130419823</guid><author>I_learn_code</author><pubDate>Fri, 28 Apr 2023 09:35:51 +0800</pubDate><description><![CDATA[这几天看到一个有趣的结构体，之前没有见过，稍微了解了一下，顺便记录一下]]></description><category></category></item><item><title><![CDATA[记录一下verilog重复例化的两种方式]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/130143534</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/130143534</guid><author>I_learn_code</author><pubDate>Fri, 14 Apr 2023 00:37:14 +0800</pubDate><description><![CDATA[这段时间例化了挺多mem，过程中也了解到了一些新的东西，在这里记录一下。]]></description><category></category></item><item><title><![CDATA[摘录一下Python列表和元组的学习笔记]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/129328303</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/129328303</guid><author>I_learn_code</author><pubDate>Fri, 03 Mar 2023 22:21:29 +0800</pubDate><description><![CDATA[Python基础学习记录
]]></description><category></category></item><item><title><![CDATA[记录第一个Python练习的过程]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/129249805</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/129249805</guid><author>I_learn_code</author><pubDate>Mon, 27 Feb 2023 20:53:33 +0800</pubDate><description><![CDATA[记录Python练习过程]]></description><category></category></item><item><title><![CDATA[Python学习记录-异常处理函数的简单使用]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/129222490</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/129222490</guid><author>I_learn_code</author><pubDate>Sun, 26 Feb 2023 00:30:30 +0800</pubDate><description><![CDATA[Python异常处理函数]]></description><category></category></item><item><title><![CDATA[force赋值和$deposit赋值的区别]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/128720796</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/128720796</guid><author>I_learn_code</author><pubDate>Tue, 17 Jan 2023 21:12:31 +0800</pubDate><description><![CDATA[SystemVerilog]]></description><category></category></item><item><title><![CDATA[SSD缩写对照表]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/128378330</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/128378330</guid><author>I_learn_code</author><pubDate>Mon, 19 Dec 2022 22:05:03 +0800</pubDate><description><![CDATA[缩写对照，更新中]]></description><category></category></item><item><title><![CDATA[STA学习记录5-时序路径组和外部属性建模]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/127912791</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/127912791</guid><author>I_learn_code</author><pubDate>Thu, 17 Nov 2022 21:57:52 +0800</pubDate><description><![CDATA[STA时序分析]]></description><category></category></item><item><title><![CDATA[STA学习记录4-输入输出路径约束]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/127858225</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/127858225</guid><author>I_learn_code</author><pubDate>Tue, 15 Nov 2022 00:09:31 +0800</pubDate><description><![CDATA[静态时序分析学习记录4]]></description><category></category></item><item><title><![CDATA[STA学习记录-generated clock]]></title><link>https://blog.youkuaiyun.com/I_learn_code/article/details/127471987</link><guid>https://blog.youkuaiyun.com/I_learn_code/article/details/127471987</guid><author>I_learn_code</author><pubDate>Sun, 23 Oct 2022 10:49:57 +0800</pubDate><description><![CDATA[STA学习记录]]></description><category></category></item></channel></rss>