AES加密解密算法的FPGA实现（一）

最新推荐文章于 2025-06-23 17:25:49 发布

Hu_Yang_BUAA

最新推荐文章于 2025-06-23 17:25:49 发布

阅读量1.5w

点赞数 12

CC 4.0 BY-SA版权

分类专栏：个人项目(FPGA) 文章标签： fpga 算法加密解密 AES

本文链接：https://blog.youkuaiyun.com/Hu_Yang_BUAA/article/details/52214852

本文介绍了一个在FPGA中实现AES加密解密算法的项目，该设计资源消耗较低，加密模块在Spartan6和Cyclone IV上的资源分别为463 Slice和805 LE。加密过程包括密钥异或、S盒变换、行变换和列变换，解密过程则涉及解密特定的模块和时序调整。文章详细描述了各个子模块的设计与功能。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

AES加密解密算法的FPGA实现（一）

比较简单的FPGA项目，主要亮点在于消耗的资源比较少吧，加密加解密整个模块在Spartan6 xc6slx9下验证为463 Slice,在Cyclone IV下验证为805 LE。网上大多数代码只有加密部分，也没有仔细考虑过优化。源代码已经上传至github。毕竟还是第一次做大一点的项目,不够完善的地方还请多多指教。

总体结构设计

总体设计方案

整体模块按功能可分为加密部分和解密部分，通过输入端口mode进行选择。实际功能模块有，加密解密共用的密钥异或模块Xorkey，S盒替换模块Dsbox、Inv_sbox，行变换模块Row_trans，列混合模块Col_trans以及密钥扩展模块Key8bit。由于解密部分与加密的执行顺序不同以及解密部分密钥扩展的特殊性，针对解密部分还有时序调整 Time_adjust、Inv_comb模块，密钥存储模块Keysave，以及一片用于存储输入数据的FIFO。整体由Control模块控制。

对于加密，Xorkey模块将输入的数据进行异或，Dsbox由rom实现，行变换Row_trans模块输出地址至ram,Col_trans从ram中读取数据并进行相应的运算，密钥扩展与以上模块并行处理，一轮耗时22个时钟，从数据输入到输出完毕共用231个时钟，速率为27.7Mbps，资源消耗476LE。

对于解密，先算完十轮密钥扩展，并存至ram中，再进行类似加密的轮变换，只是密钥异或模块的密钥需从ram中取得。十轮密钥扩展完毕并存储花费227个时钟，十轮异或运算花费226个时钟，速率为14.1Mbps,资源消耗在600左右。（写解密的时候直接在加密模块上进行的逻辑修改，没有单独的数据，从后期结果推算的大致结果）。整体消耗805LES，RTL schematic图如下：