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RSS订阅原创 vscode中jupyter找不到虚拟环境内核问题
选择jupyter内核时，可选项根本不显示全局编译器以外的编译器，最后得知是pylance插件问题，先disable插件，然后可选项即可出现虚拟环境下编译器，选则再打开pylance即可。
2025-03-28 14:22:29
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原创 对内生安全中异构冗余动态防御的简单理解
异构冗余动态防御架构解决这个问题的思路是：A端口每次从UART、CAN、IIC、SPI协议中随机（拟态）选择三种协议同时向B端口发送消息，当攻击者打算针对UART协议篡改消息时，会面临两种情况：一是信息传输根本没用到UART协议，攻击必然失败；二是UART协议消息被篡改，B端很容易察觉到UART协议传来消息不一致，则避免使用UART协议来规避攻击。例如对A端口向B端口发送消息，采用UART协议，那么当攻击者针对UART协议篡改消息后B端口接收到假消息。
2025-03-08 16:22:13
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原创 深度学习网络入侵检测
但是有个问题，原代码生成的训练数据是包含标签的，这个操作就很搞（数据第42个特征是标签，按原代码操作训练数据会包含标签，这样就很没有意义）前几天deepseek官网上老挂着“近期受到海量网络攻击”的提示，有点感兴趣，研究了一点基于深度学习的网络入侵检测方法。训它10个epoch看看（源码图轴标签就是反的，跟我没关系），用CNN检测的，学习一下当入门吧。2. 把代码改的面目全非。3. 换几个模型结构搞搞。1. 先让代码跑起来。
2025-02-10 17:51:03
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原创 一个本地deepseek的错误答案
不能直接在with后面用逗号隔开多个对象，因为这违反了 Python 的语法规范。要实现同时处理多个资源，需要通过嵌套with或自定义上下文管理器来管理这些资源。Answer End实际上我用python3测试这个用法完全没有问题，网上有关with语句的介绍中也有这种用法，但是deepseek报错了，看来得好好投喂投喂。
2025-02-10 11:39:39
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原创 浅尝最近爆火的deepseek大语言模型
最后，向模型提问“推导雷达脉压波形的时延分辨率与信号带宽的关系”，该模型不可联网，专业术语需要向模型解释修正，不然它按自己的理解开始搞。thinking过程非常有意思，可以直观感受大模型思考过程，逻辑性很强。在命令行提问不方便，使用chatbox，搜索官网安装即可。配置模型提供方和模型两个参数。在命令行运行安装命令可在线下载，注意根据自己硬件性能选择模型版本。浏览器搜索ollama官网，安装即可。安装过程，及运行示例。
2025-02-01 18:05:39
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原创 水论文指导思想
做事应当：先求完成，然后完善，最后完美；结合二八定律，完成一件事只需要两成时间，但是完美一件事要八成时间。快速写完初稿，不求质量但求框架，后续精修。论文只要敢投，总有瞎眼期刊敢收。先写实验和分析部分，再写其他。
2025-02-01 14:13:19
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原创 经典屁用没有但是想看的语录
不必站在50岁的年纪，悔恨30岁的生活，也不必站在30岁的年纪，悔恨17岁的爱情。但实际项目的开发，你最好先放弃各方面的完美要求，快速把功能开发出来，让软件可以正确的跑起来，然后再逐步去考虑完善它的各个方面。想象一下，2060年，你已经七老八十了，坐在空无一人的房间，臃肿老态，没钱没势，生活都不能自理，你对上帝许了一个愿望：“求求你，让我再年轻一次吧！14、朋友圈只是人设，我心里的风声，从未有人听说，那些不敢公之于众的，才是我的生活。于是，你慢慢睁开眼，回到了2024年的今天，那这次，你打算怎么活？
2025-02-01 14:11:12
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原创 英语连读规则
当一个单词以/d/音结尾，下一个单词以/g/或/k/音开头，/d/音变/g/或/k/音并与下一个/g/或/k/音合并。当一个单词以/d/音结尾，下一个单词以/b/音开头，/d/音变/b/音并与下一个/b/音合并。当一个单词以/t/音结尾，下一个单词以/j/音开头，/t/音和/j/音合并变为/tʃ/当一个单词以/d/音结尾，下一个单词以/j/音开头，/d/音和/j/音合并成/dʒ/当一个单词以/n/音结尾，下一个单词以/d/音开头，/n/音和/d/音合并为/n/;
2025-02-01 13:53:00
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原创 FPGA实现DVS事件相机
本项目以zynq100为主体，使用索尼IMX646（1280×720）Event-based光传感器芯片，事件相机，也叫动态视觉相机。项目从设计芯片外围电路到使用FPGA采集数据，再到用以太网传输数据，最后到对数据处理可视化，已初步完成了整个架构设计与实现。
2025-02-01 13:49:27
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原创 首次尝试ESP32过程
观察底板电路，发现CH240芯片，观察板子走线发现GPIO0连接芯片DTR引脚；底板芯片配置为DTR输出低电平，导致通过底板连接esp32只能烧录不能调试；用Thonny尝试连接，提示板子处于忙碌状态或bootloader模式；尝试用mip导入camera库，报错找不到camera库；尝试esp32连接无线网失败，电压不够板子总重启；尝试用uip导入camera库，报错不存在uip；测试camera，发现没有camera库；烧录新固件，测试导入camera库成功；发现无法进入REPL，怀疑板子坏了；
2025-02-01 13:44:44
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原创 [Vivado] [Vitis] 2020.2 Xilinx FPGA SD卡固化全流程全步骤速览（zynq7z020为例）
Vivado 2019.2版本以后，SDK独立为Vitis，本文以Xilinx zynq7系列开发板为例，介绍使用vitis实现fpga固化的方法，需要生成FSBL文件也可以参考本文。
2022-07-25 16:40:48
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空空如也
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