verilog实现计数器

最新推荐文章于 2025-05-30 14:21:25 发布

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#FPGA

本文介绍了使用Verilog语言设计并仿真一个计数器，通过闸门时间验证，实现了脉冲计数，计数结果为8，证明设计正确。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

/*********在闸门时间内对clk脉冲个数进行计数*************/
module cnt(clk,gate,cntout);

input clk;
input gate;
output [19:0] cntout ;

reg [19:0] cnt,cntout;
reg gatebuf;

always @(posedge clk)
begin
    gatebuf<=gate;
end

always @(posedge clk)
begin
    if((gate==1'b1)&&(gatebuf==1'b0))//门信号的上升沿
    begin
        cnt<=20'd1;//开始计数
    end