【上海大学数字逻辑实验报告】七、中规模元件及综合设计

一、实验目的

1. 掌握中规模时序元件的测试。
2. 学会在Quartus II上设计序列发生器。

二、实验原理

1. 74LS161是四位可预置数二进制加计数器，采用16引脚双列直插式封装的中规模集成电路，其外形如下图所示：

其各引脚功能为：

异步复位输入端：RD 计数使能输入端：ET、EP

时钟输入端：CP 进位输出端：RCO

电源输入端：VCC 接地端：GND

预置端：LD 预置数据输入端：A、B、C、D

计数值输出端：QA、QB、QC、QD

2. 74LS151是8选1数据选择器，其外形如下图所示：

其各引脚功能为：

地址输入端：C、B、A（A为低位）

选择输入端：D0、D1、D2、D3、D4、D5、D6、D7

选通输入端：GN

互补输出端：Y、WN

三、实验内容

实验任务一：用74LS161芯片构造模10计数器

(1) 实验步骤

1. 将74LS161的计数使能输入端EP和ET同时连接到K11，然后将计数值输出端QA、