【上海大学数字逻辑实验报告】二、组合电路（一）

一、 实验目的

1. 熟悉TTL异或门构成逻辑电路的基本方式；
2. 熟悉组合电路的分析方法，测试组合逻辑电路的功能；
3. 掌握构造半加器和全加器的逻辑测试；
4. 学习使用可编程逻辑器件的开发工具 Quartus II设计电路。

二、 实验原理

1. 异或门是数字逻辑中实现逻辑异或的逻辑门，其功能是若两个输入的电平相异，则输出高电平；若输入的两个电平相同，则输出为低电平。
2. TTL异或门的输入输出电压关系：

输入	输出
A	B	Y
0V	0V	0V
0V	5V	5V
5V	0V	5V
5V	5V	0V

3. 半加器是对两个一位二进制数进行相加，产生“和”与“进位”。其逻辑表达式为：
   
   根据半加器的逻辑表达式可知，半加器可用一个异或门和两个与非门组成。
4. 全加器是将两个一位二进制数及来自低位的进位进行相加，产生“和”与“进位”。其逻辑表达式为：
   
   根据全加器的逻辑表达式可知，全加器可用两个异或门和三个与非门组成。

三、实验内容

实验任务一：异或门逻辑功能测试

(1) 实验步骤

1. 将74LS86的输入引脚1A连接到K1，1B连接到K2，输出引脚连接到数码管LED6，接电接地后的示意图如下所示：

2. 拨动开关，观察数码管的变化，填入异或门的输入与输出状态记录表。

(2) 实验现象

1. 当两个输入引脚的电平相同时，异或门的输出为逻辑低电平（0）。
2. 当两个输入引脚的电平不同时，异或门的输出为逻辑高电平（1）。

(3) 数据记录、分析与处理

异或门的输入输出状态记录表

输入A	输入B	输出Y
0	0	0