CXL 协议学习笔记

最新推荐文章于 2025-03-10 14:14:29 发布
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分类专栏： CXL 文章标签： 网络协议
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在学习CXL协议的过程中，重点理解了设备的交互层次，包括事务层的处理、链路层的通信规范、APB/MUX的接口作用以及物理层的基础知识。通过制定学习计划，对每个小章节的关键概念进行梳理，不仅掌握了基础概念，也激发了创新思考，提高了学习效率和产出质量。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

用自己的话总结一下学习CXL协议时的成果，学习一些基础概念的同时加深理解，开开脑洞~

感觉先列计划再生产可以提高产出，自己揣测的地方会标出来，每小章先把涉及的专用词列出来

  • 概述

  • 介绍CXL设备Device

  • 事务层Transaction Layer

  • 链路层Link Layer

  • APB/MUX

  • 物理层Physical Layer

  • 交换机Switch

知识点7：Arm架构cache发展的趋势
baron-周贺贺-代码改变世界ctw
10-05 219
这些趋势将有助于推动ARM架构在各种应用领域的发展。能效优化：随着对节能的需求增加，未来的ARM处理器可能会更注重优化缓存的功耗和性能平衡，以在不降低性能的情况下降低功耗。集成领域特定加速器：ARM处理器可能会集成领域特定加速器，用于特定类型的工作负载，这可能会影响缓存的设计和性能优化。缓存层级的可配置性：未来的ARM架构可能会提供更多的灵活性，允许系统设计者根据特定应用需求配置缓存的层级和大小。支持新的存储技术：未来ARM架构可能会支持新的存储技术，如持久性内存（例如NVM），以扩展缓存的能力和性能。
手把手教你学pcie--综合实践 - PCIe在数据中心的应用案例分析
最新发布
MHD0815的博客
03-14 41
PCIe作为数据中心的核心互连技术，通过提供高带宽、低延迟和灵活的通信能力，显著提升了系统的性能和效率。随着数据中心规模的不断扩大，PCIe作为高速互连技术，在提升计算、存储和网络性能方面发挥着重要作用。本文将通过具体的应用案例，详细分析PCIe在数据中心中的关键作用及其带来的性能优势。随着AI、机器学习和其他新兴技术的发展，数据中心对带宽的需求将持续增长，推动PCIe向更高版本演进（如Gen6）。CXL等新技术将进一步促进异构计算的发展，为AI训练、科学计算等领域带来更强的加速能力。
link layer-cxl.cache&cxl.mem 68B Flit模式
m0_70772379的博客
09-10 2771
当本地的接收方检测到CRC错误时，启动LRSM中状态机，本地Tx接口发送Retry.Req序列准备重传。与此同时，Tx也开始超时计时。这个计时器的目的主要是用来分析Retry.Req和Retry.Ack 消息序列是否在传输过程中丢失，如果丢失了，那么在启动一次重传请求。接收到多个Retry.Ack被认为是一种非常严重的错误（因为后续的Ack会没有对应的Req）。为了降低这种致命错误出现带来的风险，我们检查返回的NUM_RETRY值以从先前的重传序列中过滤出Retry.Ack消息。
CXL 2.0白皮书解读&翻译：计算快速链路，相对于CXL 1.1的改进，有哪些提升和要求
凌凌1301的博客
03-25 3157
以 130 多家成员公司证明的 CXL 的行业成功和接受度为基础，在积极参与的情况下，我们很高兴地宣布 CXL 2.0 的可用性，大约在 CXL 1.1之后一年，启用其他使用模型，同时保持与 CXL 1.1 和CXL 1.0。CXL在 CPU（主处理器）和任何内存之间保持一个统一的、连贯的内存空间，附加的 CXL 设备。一年半的时间，根据计算机的反馈，CXL C 联盟是行业和终端社区，我们正在努力实现 CXL 3.0 的下一个修订版，以包含更多用途并提供更高的性能。如图 2 所示的设备。
CXL: Compute Express Link 学习笔记
twomorebaozi的博客
03-04 2427
Compute Express Link (CXL) 是一种创新的高速互连标准，专为数据中心和高性能计算环境设计。CXL致力于解决处理器、加速器和内存之间的互联挑战，优化资源共享和数据一致性。
CXL 学习资源整理
MangoPapa
06-22 6191
搜罗的一些 CXL 学习资料，仅供参考。
CXL 概述
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CXL2.0 简介，对CXL简单介绍
什么是CXL（Compute Express Link）技术？一文读懂CXL
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06-20 1万+
CXL (Compute Express Link) 技术是一种新型的高速互联技术，旨在提供更高的数据吞吐量和更低的延迟，以满足现代计算和存储系统的需求。它最初由英特尔、AMD和其他公司联合推出，并得到了包括谷歌、微软等公司在内的大量支持。CXL的目标：解决CPU和设备、设备和设备之间的内存鸿沟。服务器有巨大的内存池和数量庞大的基于PCIe运算加速器，每个上面都有很大的内存。内存的分割已经造成巨大的浪费、不便和性能下降。CXL就是为解决这个问题而诞生。
3、AMBA History（内含链接）
HoneyIC的博客
10-25 135
ARM系列学习路径整理，希望对大家有用。
存储技术基础课件：ISM2-1HostEnvironment.pdf
07-10
学习这部分内容后，你应该能够列举出主机环境中的硬件和软件组成部分，并描述每个组件所使用的重点协议和理念。 主机环境可以是各种规模的设备，从小型如笔记本电脑，到大型如服务器、一组服务器或大型机。主机系统...
cxl_spec_v1p1.pdf
08-31
一种新的计算互连标准Compute Express Link（简称CXL），以实现数据中心CPU和加速器芯片之间的超高速互连。
手把手教你学pcie--系统拓扑结构剖析（Root Complex/Endpoint/Switch）​
MHD0815的博客
03-10 76
PCIe系统的性能与扩展性高度依赖于其拓扑结构设计。无论是服务器的高密度扩展、消费电子的紧凑布局，还是嵌入式设备的低功耗需求，合理的拓扑结构都是实现高效通信的关键。本文将从组成元素、拓扑类型到实际应用场景，深入解析PCIe系统拓扑的核心逻辑。
【CXL协议-链路层（4）】
Summer的博客
03-14 2024
• flit 内的消息排序基于 flit 位编号，即最早的消息放置在最低 flit 位位置，随后的消息放置在逐渐较高的位位置。插播一句，flit是flow control unit的缩写，flit是最小的流控单元，也是链路层的传输单元。• 如果有效的数据头被打包在给定的槽中，则下一个可用于数据传输的槽（槽1、槽2、槽3 或全数据片）将保证具有与头相关联的数据。例如，请参阅图 48，其中时隙 H3 可能没有指示空时隙的有效位集，但第一个和第二个通用时隙（示例中的 G1 和 G2）可能具有混合的有效位集。
CXL协议-第三章 CXL事务层
qq_41305217的博客
03-02 1944
CXL.io为I/O设备提供了一个非一致的负载/存储接口。图3-1显示了Flex总线分层层次结构中的位置。事务类型、事务分组格式、基于信用的流量控制、虚拟通道管理和事务排序规则遵循PCIe*定义，详情请参考PCIe基础规范的“事务层规范”章节。本章重点介绍了用于CXL.io的著名的PCIe操作模式或特性。
CXL2.0简介
weixin_46272787的博客
03-28 1683
本章总结：这一章介绍了CXL的基本概念，CXL协议可以分为三个部分，分别是CXL.io，CXL.cache和CXL.mem。但是和CCIX不同，CXL为CXL.cache和CXL.mem增添了新的事务层（Transaction Layer）和链路层（Link Layer），所以也可以认为CXL.cache和CXL.mem是两个全新的协议。如下图所示，CXL.io近似PCIe协议的事务层和链路层，但是CXL.cache和CXL.mem走的是自己单独的事务层与链路层（这是CXL延迟低的原因之一）。
link layer-cxl.cache&cxl.mem 256B Flit 模式
m0_70772379的博客
09-10 2367
在这两种比特模式中，比特报文打包规则是通用的，但槽位 8 除外，在 LOpt 256B比特模式中，槽位 8 是一个具有特殊打包规则的 12B 槽位。每个插槽图都包括 G 插槽、H 插槽和 HS 插槽，其中的子集是这样创建的：H 插槽是 G 插槽的子集，其中不包括超出14 字节边界的报文。最大报文规则适用于滚动 128B 分组，其中分组为 A="插槽 0 至 3"，B="插槽 4 至7"，C="插槽 8 至 11"，D="插槽 12 至 14"。H 插槽的打包规则是 G 插槽规则的严格子集。
CXL漫谈--为什么需要CXL
sunsissy的专栏
02-26 8216
CXL漫谈--为什么需要CXL 博主现在是在牙膏厂里，部分技术和细节不方便讨论，仅就公开资料和网上可以获取的信息来进行后续的技术说明。 回到我们问题上来，为什么是CXL。 1. GPU和CPU 数据交互 简单例子，我们只关心GPU和CPU之间的数据交互是什么样的。 这里可以看到: CPU有多个core, 这里举例两个; Core和Cache连接起来, ring形状的内部总线是传统连接的一种方式，现在有更多的方式，比如Mesh总线连接。 CPU 处理结束数据，数据从CPU->Cach
CXL 協定的功能與特性詳解
元直的博客
02-02 1060
CXL (Compute Express Link) 是由電腦科技的行業巨頭組成的聯盟 — Compute Express Link Consortium（CXL Consortium）所開發和定義的，主要成員包括英特爾 (Intel)、超微半導體 (AMD)、三星(Samsung)、SK海力士 (SKHynix)、美光 (Micron)、戴爾 (Dell)、惠普企業 (Hewlett Packard Enterprise)、Microchip Technology…等。
CXL-transaction layer-cxl.io
m0_70772379的博客
09-02 2021
用于管理数据传输的流量控制机制。一个完整 DLLP，除去物理层添加的 1 个字节起始控制符号和 1 个字节结束控制符外，剩下的 6 个字节为通用 DLLP，其中 4 个字节为 DLLP 主要部分，包含了 1 个字节的 DLLP 类型字段和 3 个字节的附加属性字段，属性随 DLLP 类型的不同而不同；Ack/Nak DLLP，在 Ack/Nak 机制中由接收设备发向发送设备，保证 TLP 的可靠传送，Ack DLLP 表示TLP 被正确接收，Nak DLLP 表示 TLP 出现错误，请求发送设备重传。
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