FPGA和CY7C68013A的连接以及控制程序（1）

毕业设计的题目是“基于USB2.0的FPGA和PC之间的通讯”。用的是Altera的FPGA，具体型号暂时不清楚，后续会更新。USB控制器用的是CY7C68013A。开发软件是Quartus II 9.0。连接上是将FPGA和CY7C68013A连接，然后CY7C68013A和PC端连接。我会开一个文件夹写关于这个题目的相关文章。这是第一篇。
总的来说，搭建这个系统，主要分成两个部分：
1. FPGA控制CY7C68013A部分的代码（Verilog/Quartus II 9.0）
2. USB固件程序开发（C/Keil 5.1）

本文主要写FPGA控制CY7C68013A程序中的写数据部分

CY7C68013A内部结构介绍

首先介绍USB控制器，这是整个系统中很重要的一个部分。CY7C68013A是CYPress公司的一款USB控制器，使用广泛，内部结构图如下：

CY7C68013A有三种工作模式，Ports模式，GPIF模式，Slave FIFO模式，介绍固件程序篇再详细介绍。本次搭建的系统使用的是Slave FIFO模式。

FPGA和CY7C68013A的连接

连接部分如图所示：

IFCLK是时钟信号
FLAGA，FLAGB，FLAGC，FLAGD都是FIFO的输出状态（空还是满或者是半满）标志信号，本次设计中暂时设定只是用一个FIFO，代码中也没有指出用的是哪个FIFO和FLAG信号，属于简化了设计
SLOE是仅输入输出使能
SLRD是读数据使能
SLWR是写数据使能
FIFOADR[1:0]是FIFO选择信号，本设计中只用一个FIFO，所以代码中没有这个参数的设置
PKTEND是将FIFO的数据打包并传输到端点的输入端，就是数据输入了一部分后用这个信号将数据打包然后一起传输
FD[15:0]是数据传输信号，本次设计中使用的数据总线只有8位，简化了设计
#####异步写信号
异步写状态机示意图如下：

IDLE：当写数据事件发生时，进入状态1
状态1：激活FIFOADR[1:0]，指向输入FIFO，然后进入状态2
状态2：如果FIFO状态是满，就在状态2等待，如果没有满，就进入状态3