学习中的小知识

ISE中的操作：
1、【Processes】面板中显示当前可以进行的操作，主要有“User Constrains”、“Synthesize-XST”、“Implement Design”和“Generating Programming File”等，作用分别是添加约束、使用XST综合、实现和生成配置文件。
2、New Sourse中新建的文档
IP（Coregen&Architecture Wizard）：ISE软件中提供的各种IP
Schematic：原理图源代码
State Diagram：状态机源代码
Test Bench WaveForm：基于波形测试激励文件
User Document：用户文档
Verilog Module：Verilog 模块
Verilog Test Fixtures：Verilog 模块测试激励
VHDL Module：VHDL 模块
VHDL Libray：VHDL库文件
VHDL Package：VHDL库文件
VHDL Test Fixtures：VHDL 模块测试激励
Embedded Test Processor：嵌入式处理器文件

FPGA相关知识：
1、FPGA设计大体分为设计输入、综合、功能仿真（前仿真）、实现、时序仿真（后仿真）、配置下载等六个步骤。
2、Verilog进行工程设计的优点：
（1）支持多级奸谋方式。
Verilog支持几乎所有的数字系统设计层次建模，包括算法、行为级建模、寄存器级建模（RTL）、门级建模、开关级建模。在Verilog的五个抽象级别分别构筑不同的模型。
a.系统级（system）
b.算法级（algorithm）
c.RTL级（Register Transfer Level）
d.门级（gete-level）
e.开关级（switch-level）
（2）支持多种建模方式。支持功能建模方式、结构建模方式、数据流建模方式。
（3）Verilog语言是并发的，即在同一时刻执行多任务的能力。
（4）Verilog语言有时序的概念。
（5）其他的语法特点。
（6）EDA工具对Verilog的良好支持。
3、模块可以根据描述方法的不同定义分成行为型和结构型（或者两者的结合）。行为型模块通过传统的编程语言结构定义数字系统的状态。如使用if条件语句、赋值语句等。结构型模块将数字系统模块的状态表达为具有层次概念的互相连接的子模块。
4、模块能够表示：物理块，如IC或ASIC单元；逻辑块，如一个CPU设计的ALU部分；甚至是一个系统。
5、一个完整的模块代码主要由三部分构成：模块定义（包括模块声明、端口声明）、端口说明部分、功能描述部分。
6、Verilog语言中有数据流方式、行为描述方式和结构描述方式三种描述方式。
7、Verilog采用四值逻辑系统，分别是“0”、“1”、“X”、“Z”
X表示未知状态
Z表示高阻态
8、Verilog主要有三类数据类型
（1）net（线网）：表示器件之间的物理连接
（2）register（寄存器）：表示抽象逻辑单元
（3）parameters（参数）：表示运行时的常数
9、net类型的功能列表
wire、tri          标准内部连接线（默认）
supply、supply0    电源和地
wor、trior         多驱动电源或
wand、triand       多驱动电源与
trireg             能保存电荷的net
tri1、tri0         无驱动是上拉/下拉
10、register（寄存器类）
reg                可以定义无符号整数变量，可以是标量（1位）或矢量，是最常用的寄存器类型
integer            32位有符号整数变量，算术操作产生二进制补码形式的结果。通常不会用硬件实现的数据处理
real               双精度带符号浮点变量，用法与integer相同
time               64位无符号整数变量，用于仿真时间的保存于处理
realtime           与real一致，但可以用于实数仿真时间的保存与处理