35，Verilog-2005标准篇：门级和开关级建模简介

从本篇开始，博主小飞将介绍门级（gate-level）和开关级（switch-level）建模的内置原语（built-in primitives）语法和语义，以及如何使用这些原语描述硬件设计。

Verilog HDL 中预定义了14个逻辑门和12个开关，以提供门级和开关级建模功能。使用逻辑门和开关建模的优势在于门和开关在实际电路和模型之间提供了更接近的一对一映射。下表1所示为门和开关声明的标准语法：

表1：门和开关声明标准语法

门或开关实例声明应包含以下规范：

- 命名门或开关原语类型的关键字

- 可选的驱动强度

- 可选的传播延迟

- 可选的标识符，用于命名每个门或开关实例

- 实例数组的可选范围

- 端口连接列表

我们也可以逗号分隔的列表形式声明一种类型的门或开关原语的多个实例，所有这些实例应具有相同的驱动强度和延迟参数。

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