3G PCIE采集卡设计方案

PCIe高速数字化仪平台1.5GS/s双通道或3GS/s单通道8bit分辨率
DC耦合

PCI Express Gen2 x8

 

同时具备直流耦合程控放大器和支持双极性宽带信号输入的高速数据采集卡。板载FPGA具备实时信号处理能力,具备8bit,双通道1.5GS/s或单通道3GS/s高采样率的特性,这些特性使其成为飞行时间质谱、激光雷达、分布式光纤传感等领域进行信号采集和分析的理想工具。提供快速的PCI Express 2.0 x8数据传输接口,以及灵活配置的硬件组合,获得性能、功耗和成本之间的最佳平衡,也便于嵌入进用户系统。

搭配 Signal View软件,通过该软件实现对板卡控制指令下发以及板卡状态信息和采集数据的上传和信号的时域、频域显示、分析,对于有二次开发需求的用户,提供C/C++、C#、Python、MATLAB等多种语言的二次开发接口及参考例程。

 

 

 

特性

  • 最大支持2通道同步采集
  • 双通道1.5GS/s采样率或单通道3GS/s
  • 8bit转换精度
  • -3dB带宽:750MHz
  • 支持DC流耦合,50Ω阻抗输入
  • 支持程序控制直流偏置电压,调整范围达到满量程
  • 输入量程档位:±25mV、±50mV、±100mV、±200mV、±500mV、±1V、±2.5V
  • 支持内部时钟或外部参考时钟输入输出
  • 支持软件触发、外部触发、通道触发功能
  • 支持多通道同步
  • 支持多板卡同步
  • 4GB板载内存
  • PCIe x8 Gen2数据传输接口,连续传输率≥2.8GB/s
  • FPGA定制应用,支持FPGA二次开发

 

应用领域

  • 各类光电应用:激光雷达、光纤传感
  • 飞行时间质谱
  • 超声成像/NDT
  • 雷电监测
  • 医疗成像
  • 瞬态信号采集

 

价值

  • 兼顾微弱信号和大动态范围信号采集
  • 板载FPGA可定制集成实时信号处理模块:如累加、峰值检测、FFT、数字滤波等
  • 支持直流偏置控制,提高单、双极性高频脉冲信号采集精度
  • 灵活的配置方案
  • 大容量板载存储器
  • 缩短开发时间,加快上市速度
  • 可定制开发的高级触发功能
  • 可集成满足OEM领域应用的实时信号处理模块:如累加、峰值检测、及FFT等

 硬件功能以及选项介绍

硬件整体描述

支持单通道3GSPS采样率或者双通道1.5GSPS,8bit分辨率,软件可配置7个量程。模拟前端支持高倍放大电路,支持微弱信号采集。采用PCIe Gen2 x8通信接口,4GB DDR3L数据缓存空间,配合上位机硬件以及软件,可以支持单次及多次触发采集, 不间断采集流盘模式,可定制累加平均,峰值检测、数字滤波等算法模块完成不同的数据采集处理需求。

PCI Express x8总线

通过PCI Express 8-lane 总线连接到计算机主机。每条Lane支持5.0GT/s(Gen2) 的数据传输速度。采用PCI Express 8-lane金手指接触机械结构,兼容PCI Express 16-lane插槽。

使用PCI Express Gen2 x8传输协议时,连续数据传输速度为2.8GB/s。 

直流耦合输入

  • 直流耦合,单端输入。
  • 支持软件程控增益设置,输入范围:±25mV、±50mV、±100mV、±250mV、

±500mV、±1V、±2.5V。

  • 输入阻抗50Ω。
  • 板载模拟前端抗混叠低通滤波器,-3dB带宽为750MHz。
  • 具有直流偏置调节功能,调节范围±0.5FSR。

由于激光探测器输出信号或光电倍增管输出信号为单极性,如果采集模块信号调理电路没有直流偏置功能,ADC输入将不能达到满幅度,导致精度损失几乎一半;QT1149针对单极性输入信号增加了直流偏置调接功能,相比无直流偏置情况精度增加一倍。直流偏置使采集精度达到最优。

板载采集存储器

标配4GB容量、64位宽的DDR3 SDRAM存储器用于缓存采集数据。DDR3读写数据率为1600MT/s,能为用户提供最大12.5GB/s的数据吞吐速率。支持各种采集模式下的数据并发读写。 

<think>嗯,用户想了解FPGA时钟使用直流耦合的配置方法。首先,我需要回顾一下直流耦合的基本概念。直流耦合在信号传输中指的是直接传递信号的直流分量,这在需要精确电平控制的应用中很重要,比如高速数据采集或通信系统。 接下来,我应该查看用户提供的参考文献,特别是引用[2]和[3],因为它们提到了FPGA和时钟配置。根据引用[2],JESD204B协议中的参考时钟(refclk)需要ADC的采样时钟(DCLK A)协调。这可能涉及到时钟源的配置,比如使用同一时钟源或同步多个时钟源。 另外,引用[3]提到FMC149子卡支持可编程采样时钟和外部参考时钟,这可能需要通过FPGA的时钟管理模块(如MMCM或PLL)来生成所需的频率。同时,直流耦合可能需要硬件电路的支持,比如运算放大器进行信号调理,确保信号在传输过程中保持直流特性。 用户的问题还涉及配置方法的具体步骤,可能需要包括硬件连接、时钟管理模块的设置、信号完整性测试等。此外,同步多个板卡的触发信号也是关键,这需要配置FPGA的触发输入/输出接口,并确保时钟相位对齐。 需要注意的是,直流耦合对信号幅度和偏置有较高要求,配置时可能需要调整FPGA的输入缓冲区和偏置电压。同时,参考时钟的稳定性也很重要,可能需要使用低抖动的时钟源,并通过FPGA的GTP/GTX收发器进行校准。 最后,应建议用户查阅具体板卡的手册和FPGA厂商的文档,确保配置步骤的正确性,并进行实际测试验证信号质量。</think>### FPGA时钟直流耦合配置方法分步说明 #### 1. 直流耦合硬件基础 直流耦合要求信号传输路径保持直流分量,需在硬件层面配置: - 使用运算放大器进行阻抗变换(如FMC149子卡的射极跟随器设计)[^3] - 确保ADC前端耦合方式为直流(如ADQ14-PXIe的直流耦合选项)[^4] - 典型电路特征:无串联隔直电容,信号路径直接连接 #### 2. 时钟架构配置 需同时处理两个关键时钟: $$ f_{refclk} = \frac{f_{serial}}{N} $$ 其中$f_{serial}$为JESD204B线速率,$N$为收发器倍频系数[^2] | 时钟类型 | 作用域 | 配置要点 | |----------------|-------------|---------------------------| | ADC采样时钟 | 模拟域 | 65MHz-2GHz可编程 | | FPGA参考时钟 | 数字域 | 通过MMCM/PLL生成 | #### 3. FPGA时钟树配置步骤 1. 在Vivado中创建时钟约束: ```tcl create_clock -name refclk -period 5 [get_ports refclk_p] ``` 2. 配置GTH收发器: ```verilog GTHE3_CHANNEL #( .RX_BIAS_CFG(8'h0AA4), .DC_COUPLE_CFG(1'b1) // 使能直流耦合模式 ) ``` 3. 建立跨时钟域同步: ```vhdl sync_cdc : entity work.cdc_synchronizer generic map(STAGES => 3) port map(src_clk => adc_clk, dest_clk => sys_clk, ...); ``` #### 4. 关键寄存器配置 - Xilinx UltraScale+时钟管理单元寄存器组: ```c #define CM_CTRL_REG 0xFD1A0040 iowrite32(0x8000FF01, cm_base + CM_CTRL_REG); // 直流偏置使能 ``` #### 5. 同步验证方法 - 使用ILA抓取时钟相位关系: ```systemverilog ila_0 ila_inst ( .clk(sys_clk), .probe0({adc_dclk, fpga_refclk}) ); ``` - 眼图测试要求:抖动<500fs RMS(ADQ33指标)[^1]
评论
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值