本次设计基于verilog语言完成一个简单的模块设计仿真工作,其功能为检测PWM波的占空比,由于功能较为简单直接上仿真图,具体设计可下载.v文件进行理解,设计思路很简单,仿真图中PWM波高电平持续时间424个时钟周期,低电平持续时间74个时序周期,424/(74+424)= 占空比为85.0%,功能正常;
模块下载链接为:https://download.youkuaiyun.com/download/FDL_AQ/90052335
FPGA项目开发合作可加VX。
本次设计基于verilog语言完成一个简单的模块设计仿真工作,其功能为检测PWM波的占空比,由于功能较为简单直接上仿真图,具体设计可下载.v文件进行理解,设计思路很简单,仿真图中PWM波高电平持续时间424个时钟周期,低电平持续时间74个时序周期,424/(74+424)= 占空比为85.0%,功能正常;
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