一些AG10K FPGA 调试的建议-Douglas

最新推荐文章于 2024-05-24 08:38:41 发布

原创

最新推荐文章于 2024-05-24 08:38:41 发布 · 1.6k 阅读

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PLL
AGM FPGA 在配置成功时，PLL 已经完成锁定，lock 信号已经变高；如果原设计中用 lock 信号输出实现系统 reset 的复位功能，就不能正确完成上电复位；同时，为了保证 PLL 相移的稳定，我们需要在 PLL 启动后做个延时的复位，设计中可以参考下面 Verilog 代码，这里需要 PLL 的 areset 或 pfdena 引出，通过复位信号控制。
Flash 管脚
如果在设计中对配置 FLASH 进行读写，则要在 Quartus II 中把 4 个 SPI 配置管脚设置为“Use as regular I/O”。
VccINT
如果 FPGA 的资源利用率达到 90%以上，且时序要求较高，建议把 1.2V 的 VccINT 电压，升高到正常电压范围的 1.25V，会有效提高 FPGA 性能和稳定性。
FLASH 编程文件
烧写配置用 SPI FLASH，使用 XXX_master.bin，可通过 FLASH 编程器烧写。如使用其它兼容Altera POF 文件的烧写工具，需注意 Altera 文件 MSB-LSB 为反向，需倒置后才可正确烧写。
AS 在线烧写 FLASH
如果使用 USB-Blaster 通过 AS 接口在线烧写配置用 SPI FLASH，由于 AG10K 的 DCLK、nCSO、ASDO 管脚并未输出三态，因此需分别串接 1KΩ 电阻，使得 USB-Blaster 驱动能力高过这些管脚的输出能力，且 DCLK 时钟降低频率，即可实现正常烧写和配置。
如FPGA有JTAG接口，则可直