<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[GitHDL的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/Decade0820</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; Decade0820]]></copyright><item><title><![CDATA[相同的MOS管进行并联或者串联，它们等价的MOS管与原MOS管在宽长比上有什么联系与区别？]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/124072907</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/124072907</guid><author>Decade0820</author><pubDate>Mon, 11 Apr 2022 22:07:58 +0800</pubDate><description><![CDATA[提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

文章目录问题描述一、pandas是什么？二、使用步骤1.引入库2.读入数据总结

问题描述
相同的MOS管进行并联或者串联，等价的MOS管与原MOS管在宽长比有什么联系与区别？ 	


提示：以下是本篇文章正文内容，下面案例可供参考
一、pandas是什么？
示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。
二、使用步骤
1.引入库
代码如下（示例）：
import numpy as np
impo.]]></description><category></category></item><item><title><![CDATA[自然二进制码与格雷码相互转换]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/109370400</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/109370400</guid><author>Decade0820</author><pubDate>Thu, 29 Oct 2020 21:52:38 +0800</pubDate><description><![CDATA[自然二进制码与格雷码相互转换
一、格雷码简介
格雷码是由弗兰克·格雷于1953年发明，其主要特点是相邻编码值中间只有一个比特发生改变，又被称为循环码。
格雷码是一种无权码，采用绝对编码方式，典型格雷码是一种具有反射特性和循环特性的单步自补码，它在任意两个相邻的数之间转换时，只有一个数位发生变化。它大大地减少了由一个状态到下一个状态时逻辑的混淆。
二、自然二进制码转换为格雷码
自然二进制码转换成二进制格雷码，其法则是保留自然二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高位相异或，格雷]]></description><category></category></item><item><title><![CDATA[数字电路设计自动化作业—2]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/108061783</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/108061783</guid><author>Decade0820</author><pubDate>Wed, 26 Aug 2020 16:37:21 +0800</pubDate><description><![CDATA[数字电路设计自动化作业—1
6、半整数分频器
设计思想：
（1）设计一个N分频器，N=m+1；
（2）设计一个扣除脉冲的电路，并把它加到计数器的输出之后，如下图。


]]></description><category></category></item><item><title><![CDATA[数字电路设计自动化作业—1]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/108028698</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/108028698</guid><author>Decade0820</author><pubDate>Mon, 17 Aug 2020 15:14:46 +0800</pubDate><description><![CDATA[数字电路设计自动化作业—1
1、七人投票表决电路


Verilog代码：
module vote_7(
		 input [6:0] Vote,
		 input Reset,
		 output Pass);
		 
		 integer i;
		 reg [2:0] vote_count;
		 
		 always @(*) begin
				if (Reset)
					begin
					vote_count = 3'd0;
					end
				else
					begin
  ]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—23 Verication: Writing Testbenches]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/107773485</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/107773485</guid><author>Decade0820</author><pubDate>Fri, 07 Aug 2020 19:33:16 +0800</pubDate><description><![CDATA[HDLBits刷题合集—23 Verication: Writing Testbenches
HDLBits-176 Tb/clock
Problem Statement
为你提供了带有以下声明的模块：
module dut ( input clk ) ;
编写一个测试台，创建一个模块dut的实例（具有任何实例名称），并创建一个时钟信号来驱动模块的clk输入。 时钟周期为10 ps。 时钟应初始化为零，且其第一次转换为0到1。

代码如下:
module top_module ( );
reg clk;

]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—22 Build a circuit from a simulation waveform]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/107772247</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/107772247</guid><author>Decade0820</author><pubDate>Fri, 07 Aug 2020 19:33:02 +0800</pubDate><description><![CDATA[HDLBits刷题合集—22 Build a circuit from a simulation waveform
HDLBits-166 Sim/circuit1
Problem Statement
这是一个组合电路。 阅读仿真波形以确定电路的功能，然后实现它。

代码如下：
module top_module (
    input a,
    input b,
    output q );

    assign q = a &amp; b; 

endmodule

HDLBits-167 Si]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—21 Finding bugs in code]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/107772005</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/107772005</guid><author>Decade0820</author><pubDate>Fri, 07 Aug 2020 19:32:45 +0800</pubDate><description><![CDATA[HDLBits刷题合集—21 Finding bugs in code
HDLBits-160 Bugs mux2
代码如下：
module top_module (
    input sel,
    input [7:0] a,
    input [7:0] b,
    output [7:0] out  );

    assign out = sel ? a : b;

endmodule

HDLBits-161 Bugs nand3
代码如下：
module top_module (
	i]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—20 Building Larger Circuits]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/107740758</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/107740758</guid><author>Decade0820</author><pubDate>Fri, 07 Aug 2020 19:31:59 +0800</pubDate><description><![CDATA[HDLBits刷题合集—20 Building Larger Circuits
HDLBits-153 Exams/review2015 count1k
Problem Statement
建立一个计数器，其计数范围为0到999（含0和999），周期为1000。 复位输入是同步的，应将计数器复位到0。

代码如下：
module top_module(
	input clk,
	input reset,
	output [9:0] q);
	
always @(posedge clk)
        be]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—19 Finite State Machines-5]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/107734932</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/107734932</guid><author>Decade0820</author><pubDate>Sat, 01 Aug 2020 21:09:29 +0800</pubDate><description><![CDATA[HDLBits刷题合集—19 Finite State Machines-5
HDLBits-146 Exams/m2014 q6b
Problem Statement
考虑下面显示的状态机，它有一个输入w和一个输出z。

假设你希望使用三个触发器和状态码y [3：1] = 000、001，…，101分别用于状态A，B，…，F来实现FSM。 显示此FSM的状态分配表。 推导触发器y[2]的次态表达式。
仅实现y[2]的下一状态逻辑。
状态转换表如下所示：

代码如下：
module top_module (]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—18 Finite State Machines-4]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/107694319</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/107694319</guid><author>Decade0820</author><pubDate>Sat, 01 Aug 2020 10:49:28 +0800</pubDate><description><![CDATA[HDLBits刷题合集—18 Finite State Machines-4
HDLBits-140 Exams/ece241 2013 q8
Problem Statement
实现一个Mealy型有限状态机，该状态机可以识别“101”序列，其输入信号命名为x。当检测到“101”序列时，状态机的输出信号将置为逻辑1。该状态机执行低电平有效的异步复位。它可能只有3个状态，而且可以识别重叠的序列。
状态转换图如下：

代码如下：
module top_module (
    input clk,
    i]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—17 Finite State Machines-3]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106993687</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106993687</guid><author>Decade0820</author><pubDate>Sun, 26 Jul 2020 18:57:05 +0800</pubDate><description><![CDATA[HDLBits刷题合集—17 Finite State Machines-3
HDLBits-133 Fsm onehot
Problem Statement
给定以下具有1个输入和2个输出的状态机：
假设此状态机使用独热编码，其中state[0]至state[9]分别对应于状态S0至S9。 除非另有说明，否则输出为零。
实现状态机的状态转换逻辑和输出逻辑部分（但不实现状态触发器）。 你将给定state[9：0]中的当前状态，并且必须产生next_state [9：0]和两个输出。通过假设独热编码，通过检验]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—16 Finite State Machines-2 Lemmings]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106958576</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106958576</guid><author>Decade0820</author><pubDate>Fri, 26 Jun 2020 21:02:13 +0800</pubDate><description><![CDATA[HDLBits刷题合集—15 Finite State Machines-2 Lemmings
HDLBits-129 Lemmings1
Problem Statement
Lemmings游戏涉及具有简单大脑的生物。 如此简单以至于我们将使用有限状态机对其进行建模。
在Lemmings的2D世界中，Lemmings可以处于以下两种状态之一：向左行走或向右行走。 如果碰到障碍物，它将切换方向。 特别是，如果Lemmings在左侧发生碰撞，它将向右行走。 如果它撞到右边，它将向左走。 如果同时在两侧碰撞，它]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—14 More Circuits]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106606561</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106606561</guid><author>Decade0820</author><pubDate>Thu, 25 Jun 2020 14:57:48 +0800</pubDate><description><![CDATA[HDLBits刷题合集—14 More Circuits
HDLBits-115 Rule90
Problem Statement
Rule90是一个具有有趣性质的一维元胞自动机。
规则很简单。有一个一维的元胞阵列（开或关）。在每个时间步中，每个单元的下一个状态是单元的两个当前相邻单元的异或。更详细的表达这个规则的方法是下表，其中一个单元格的下一个状态是它自己和它的两个邻居的函数：




Left
Center
Right
Center’s next state




1
1
1
0


1
1
0
1]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—15 Finite State Machines-1]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106673946</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106673946</guid><author>Decade0820</author><pubDate>Thu, 18 Jun 2020 21:30:15 +0800</pubDate><description><![CDATA[HDLBits刷题合集—15 Finite State Machines-1
HDLBits-120 Fsm1
Problem Statement
这是一个Moore型状态机，有两个状态，一个输入，一个输出。实现此状态机。注意重置状态是B。
这个练习与下一题fsm1s相同，但是使用异步重置。

代码如下：
module top_module (
	input clk,
	input in,
	input areset,
	output out
);
    parameter A=0, B=1;
	reg ]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—13 Shift Registers]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106547669</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106547669</guid><author>Decade0820</author><pubDate>Sun, 07 Jun 2020 14:48:55 +0800</pubDate><description><![CDATA[HDLBits刷题合集—13 Shift Registers
HDLBits-106 Shift4
Problem Statement
构建一个4位移位寄存器（右移位），具有异步置位、同步置数和使能。
areset：将移位寄存器置零。
load：用data[3:0]载入移位寄存器而不是移位。
ena：向右移位（q[3]变为零，q[0]被移出去，消失）。
q：移位寄存器的输出。
如果load和ena同时输入为1，则load具有更高的优先级。
代码如下：
module top_module(
    input]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—12 Counters]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106458836</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106458836</guid><author>Decade0820</author><pubDate>Sat, 06 Jun 2020 16:32:20 +0800</pubDate><description><![CDATA[HDLBits刷题合集—12 Counters
HDLBits-99 Count15
Problem Statement
构建一个4位二进制计数器，其计数范围从0到15（包括0和15），周期为16。置位输入是同步的，应该将计数器重置为0。
代码如下：
module top_module (
    input clk,
    input reset,  // Synchronous active-high reset
    output [3:0] q);
    
    always @(posed]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—11 Latches and Flip-Flops]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106402064</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106402064</guid><author>Decade0820</author><pubDate>Mon, 01 Jun 2020 19:12:30 +0800</pubDate><description><![CDATA[HDLBits刷题合集—8 Latches and Flip-Flops
HDLBits-81 Dff
Problem Statement
D触发器是存储一位数据并定期更新的电路，通常变化位于时钟信号的上升沿。
D触发器是由逻辑合成器在使用时钟always时产生的(参见alwaysblock2)。D触发器是“组合逻辑的后面跟着一个触发器”的最简单形式，其中组合逻辑部分只是一根导线。
创建一个D触发器。

代码如下：
module top_module (
    input clk,    // Clock]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—10 Karnaugh Map to Circuit]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106388686</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106388686</guid><author>Decade0820</author><pubDate>Sun, 31 May 2020 18:01:11 +0800</pubDate><description><![CDATA[HDLBits刷题合集—10 Karnaugh Map to Circuit
HDLBits-73 Kmap1
Problem Statement
实现下面卡诺图所描述的电路。

代码如下：
module top_module(
    input a,
    input b,
    input c,
    output out  ); 
    
    //不要习惯性写成“+”，要用或
    assign out = a | b | c;
  
endmodule

HDLBits-74 Kma]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—9 Arithmetic Circuits]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106384719</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106384719</guid><author>Decade0820</author><pubDate>Sat, 30 May 2020 08:36:17 +0800</pubDate><description><![CDATA[HDLBits刷题合集—9 Arithmetic Circuits
HDLBits-66 Hadd
Problem Statement
创建一个半加器。半加器将两位输入(不带低位的进位)相加并产生和和向高位的进位。
代码如下：
module top_module( 
    input a, b,
    output cout, sum );
	//assign sum  = a + b;
    //assign cout = a &amp; b;
    assign {cout,sum} = a +]]></description><category></category></item><item><title><![CDATA[HDLBits刷题合集—8 Multiplexers]]></title><link>https://blog.youkuaiyun.com/Decade0820/article/details/106384049</link><guid>https://blog.youkuaiyun.com/Decade0820/article/details/106384049</guid><author>Decade0820</author><pubDate>Thu, 28 May 2020 09:11:39 +0800</pubDate><description><![CDATA[HDLBits刷题合集—8 Multiplexers
HDLBits-61 Mux2to1
Problem Statement
创建一个1位宽的2选1数据选择器。当sel=0时，选择a；当sel=1时，选择b。
代码如下：
module top_module( 
    input a, b, sel,
    output out ); 
    
	assign out = sel ? b : a;
	//assign out = (sel &amp; b) | (~sel &amp; a);
endm]]></description><category></category></item></channel></rss>