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RSS订阅原创 VLSI CAD Layout-1 Layout基础
本文介绍了VLSI CAD后端设计的基础知识。后端设计主要包括四个关键步骤：Mapping（将网表映射到工艺库）、Placing（单元布局优化）、Routing（布线连接）和Timing（时序验证）。文中解释了芯片晶体管数量的表示方法（通常以NAND门为基准），并区分了gate数量与实际instances的概念。后端设计以net为基本单位，多个net组成网表(netlist)，其中每个net可包含多个连接点。文章还展示了标准单元库的示意图，强调布局(Place)和布线(Route)是后端设计的核心环节。
2026-01-04 20:51:03
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原创 VLSI CAD Logic-7 Multi-level 综合
本文介绍了多级逻辑综合的基本概念和方法。首先定义了多级逻辑的复杂度评估指标literal count，并提出了三种优化思路：简化网络节点、移除冗余节点和添加新节点。随后引入代数模型将布尔表达式转换为多项式形式，详细讲解了代数除法算法及其应用。重点讨论了如何通过kernels和co-kernels分解复杂表达式，介绍了Brayton-McMullen理论寻找最佳除子的方法。文章还阐述了single cube和multiple cube除子的提取过程，以及利用cube-literal matrix寻找最大覆盖的
2026-01-01 17:17:51
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原创 VLSI CAD Logic-6 2-level综合
逻辑综合中，我们需要化简完布尔表达式。那要如何实现呢？2-level综合算法便是先从简单的做起，综合的电路只有两层，也就是想要求得最简的SOP格式。
2025-12-01 21:33:43
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原创 VLSI CAD Logic-5 布尔可满足性问题
本文介绍了布尔可满足性(SAT)问题及其在电路验证中的应用。SAT问题源于判断给定合取范式(CNF)是否存在使其值为1的解。文章详细阐述了如何将门级电路转换为CNF形式，特别是AND门的转换方法，并指出多个电路组合时CNF可相乘的特性。在解法方面，介绍了基于递归的布尔约束传播(BCP)算法及其优化方向。最后讨论了SAT在EDA领域的三大应用：电路等价性检查、形式化验证和自动测试向量生成，展示了该问题在硬件验证中的重要作用。
2025-11-28 22:04:39
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原创 VLSI CAD Logic-4 ROBDD
本文介绍了有序二叉决策图（ROBDD）在电路存储优化中的应用。ROBDD通过定义变量排序和节点简化两大规则，实现了布尔函数的规范表示：1）合并相同叶子节点；2）消除同构节点；3）去除冗余节点。这种方法能显著压缩存储空间，如在64位加法器中减少20倍节点数量，同时能快速判定电路等价性（SAT问题）。但ROBDD构建面临变量排序选择的挑战，不同排序会导致复杂度差异。解决方案包括使用启发式算法（如相关变量邻近排序）和预存常用电路结构。文中还给出了基于递归思想的伪代码实现框架。
2025-11-27 10:49:49
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原创 VLSI CAD Logic-3 Recursive Tautology
本篇我们从Recursive Tautology来学习计算机处理布尔代数的数据结构。
2025-11-25 09:49:45
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原创 No module named ‘conda._vendor.auxlib‘ 报错解决方法
安装mamba的‘’No module named 'conda._vendor.auxlib'解决方法
2023-05-08 11:45:53
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空空如也
freesurfer mri_convert
2023-01-16
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