verilog中的阻塞赋值和非阻塞赋值的仿真

最新推荐文章于 2025-04-02 15:46:46 发布
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分类专栏： Verilog数字电路设计 文章标签： verilog systemverilog
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本文介绍了Verilog中的阻塞赋值和非阻塞赋值，通过实例和仿真结果阐述两者区别。阻塞赋值一次性完成，执行时阻止后续赋值；非阻塞赋值计算与赋值有时间差，允许同时执行。理解这两点对于Verilog数字设计至关重要。

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前言

       Verilog中的赋值语句类型主要分为两类，阻塞赋值语句和非阻塞赋值语句，关于赋值赋值语句和非阻塞赋值语句的区别，下面我们将通过实际代码以及仿真结果来进行形象的讲解。




一、阻塞赋值语句

       阻塞赋值操作实质上是一次性连续完成的，即计算等号右边变量(或表达式)的值并立即赋值给等号左边的变量。

       其中阻塞的含义为在同一个always块中，当前赋值语句正在执行时，禁止其后的所有其他赋值语句的执行。只有当前赋值语句执行完成后，其后的赋值语句才能被执行。

      下面设计了一个简单的数字电路，

功能：（1）当有复位信号（rst=0时），

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那么经过上次的了解，有的朋友可能还没有理解阻塞赋值与非阻塞赋值的概念，那么有的朋友可能理解了，但是他们不知道应该怎么使用，也就是说不知道什么时候使用阻塞赋值，什么时候使用非阻塞赋值。它俩却没有延迟一拍的一个关系了，而是在同一时刻变化的，这是因为我们使用的是阻塞赋值，也就是说赋值号右边的表达式它的值有变化，赋值号左边的表达式立刻发生变化。一个时钟周期，是因为使用的是非阻塞赋值，也就是说，只要赋值号右边的表达式的值有变化了，赋值号左边的表达式的值不会立刻发生变化，需要等待下一个时钟沿到来时一起变化，所以说。
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这篇文档值得阅读　　 按说阻塞与非阻塞是Verilog中最基本的东西，也是老生常谈。但是最近看到很多程序里用到阻塞语句竟然不是很明白，说到底是从来没有自己仔细分析过。当然一般情况程序中也是推荐用非阻塞的。 　　一般来说大家都会用以下几个例子来说明阻塞与非阻塞： 大家可以参考http://www.cnblogs.com/crazybingo/archive/2012/03/20/2408980...
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