<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[CondomMaker的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/CondomMaker</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; CondomMaker]]></copyright><item><title><![CDATA[HDLbits刷题总结-modules:Hierarchy-adder1]]></title><link>https://blog.youkuaiyun.com/CondomMaker/article/details/139319605</link><guid>https://blog.youkuaiyun.com/CondomMaker/article/details/139319605</guid><author>CondomMaker</author><pubDate>Thu, 30 May 2024 15:53:10 +0800</pubDate><description><![CDATA[基于前几题和这题的经验，模块的例化类似于C语言等高级语言的函数的引用，但是又有不同。在我的理解里，verilog中的例化是对电路的组合，例化实际上是在做接线的工作。为了实现要求的功能，例化一个个更小特定功能的模块。例化时，括号外为例化模块端口名（不需要声明位宽），括号内为需要传递的参数，此时如果是向量形式的参数需要声明数据位置。]]></description><category></category></item></channel></rss>