<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[Clara_D的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/Clara_D</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; Clara_D]]></copyright><item><title><![CDATA[Altium Designer19 PCB文件与gerber文件的导出与导入]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/156415606</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/156415606</guid><author>Clara_D</author><pubDate>Tue, 30 Dec 2025 11:09:14 +0800</pubDate><description><![CDATA[在实际PCB加工过程中，厂商往往会要求客户提供gerber文件来进行加工。使用AD来画版图的情况下，需要单独导出gerber文件，同时可能会存在需要导入gerber模板，并以此为基础进行PCB layout修改的情况，本文将以AD19为例，介绍AD中PCB layout与gerber文件如何交互。]]></description><category></category></item><item><title><![CDATA[Matlab批量处理测试数据的方法：以VCO的调谐测试曲线处理为例]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/133268315</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/133268315</guid><author>Clara_D</author><pubDate>Mon, 25 Sep 2023 10:42:11 +0800</pubDate><description><![CDATA[目前还是手动测量的情况下，比如我测试的时候存的数据格式名称是VT-M1-1111到VT-M3-0000，就可以用如下的matlab代码for循环对数据进行批量搬移到一个数组里。（当然最好是搭建一个自动化测试平台，一边测试一边把数据抓取了，这个以后可以搞一下再更新）我们都知道得到的VCO调谐曲线是一根一根扫出来的，如果要手动对数据进行处理很麻烦。]]></description><category></category></item><item><title><![CDATA[占空比任意方波的傅里叶级数展开]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/131433380</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/131433380</guid><author>Clara_D</author><pubDate>Wed, 28 Jun 2023 12:08:45 +0800</pubDate><description><![CDATA[但有的时候信号的占空比不一定是50%的信号，这时我们要对其进行傅里叶变换或者频谱推导的时候，就不太适用了。因此本文将对占空比任意的方波信号的傅里叶级数展开进行推导。本文推导将使用傅里叶级数变换的复数形式，具体推导可观看B站Dr.CAN的视频。这里直接引用结论：周期为T的周期函数f(t)可以展开为。常见的方波信号傅里叶级数展开都是占空比为50%，如。上式还可以整理为一个sinc函数的形式。为系数的一系列级数。]]></description><category></category></item><item><title><![CDATA[转 | Calibre LVS的一些设置细节]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/127404390</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/127404390</guid><author>Clara_D</author><pubDate>Wed, 19 Oct 2022 11:23:06 +0800</pubDate><description><![CDATA[（1）LVS Options->Supply下面的选项，若选择Abort LVS on power/ground net errors选项，则电源地短路时会中断LVS，此时不选这选项再Run LVS，这样LVS就不会中断且会报出电源地短路的地方，但是不选这个选项会Run很久，所以一般都会选择这个选项；若选择Abort LVS on Softchk errors选项，则有软连接时会中断LVS，此时不选这个选项再RUN LVS，这样LVS就不会中断并且会报出软连接的地方，一般不选择这个选项。]]></description><category></category></item><item><title><![CDATA[使用Transient noise和ac noise仿真晶体管噪声]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/126475617</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/126475617</guid><author>Clara_D</author><pubDate>Wed, 24 Aug 2022 16:29:25 +0800</pubDate><description><![CDATA[作为基本仿真方法，transient noise是比较少用的工具，noise和pss&pnoise的噪声仿真方法更为常见。transient noise在非线性电路比如ADC、PLL等电路仿真中是有必要的。此篇博客以仿真TSMC65nm nch core管三种噪声类型（thermal noise, flick noise, gate induced noise）为例，分别比较了transient nosie和ac noise的仿真结果，并给出了transient noise和ac noise的使用示例。]]></description><category></category></item><item><title><![CDATA[Virtuoso 使用笔记]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/124612108</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/124612108</guid><author>Clara_D</author><pubDate>Fri, 06 May 2022 15:55:01 +0800</pubDate><description><![CDATA[这里用来记录一些没有在网上找到答案的warning或者error，随缘更新。
warning


WARNING (CMI-2682): I29.I0.M0: The bulk-drain junction forward bias voltage (937.046 mV) exceeds `VjdmFwd’ = 926.301 mV.  The results are now incorrect because the junction current model has been linearized
]]></description><category></category></item><item><title><![CDATA[Virtuoso 无法建立Verilog-A和functional cellview：WARNING (TE-1308)]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/124160672</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/124160672</guid><author>Clara_D</author><pubDate>Wed, 13 Apr 2022 23:21:47 +0800</pubDate><description><![CDATA[问题描述
你写好了一个Verilog-A或者functional的cell view，但是在保存的时候仿真器报了如下的警告：
Verilog-A view:

WARNING (TE-1308): Failed to perform syntax check for cellview ‘mytest myver veriloga’.
WARNING (TE-1312): Compilation errors or warnings have been detected in the HDL file for]]></description><category></category></item><item><title><![CDATA[Spectre trans仿真不收敛，step极小怎么办？]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/124144318</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/124144318</guid><author>Clara_D</author><pubDate>Wed, 13 Apr 2022 22:45:55 +0800</pubDate><description><![CDATA[有的时候我们在做Spectre trans瞬态仿真时，也许会遇到不收敛的情况，log上面print出来的time step越来越小，甚至可能是10e-18的级别，导致仿真无法结束，这是怎么回事呢？
不收敛的原因
在Cadence的官方文档Spectre® Classic Simulator, Spectre APS, Spectre X, and Spectre XPS User Guide中可以找到这样一段话：

也就是说，当电路中存在较为理想或者简单的模型时，可能会产生边沿十分陡峭的翻转信号，即非常迅速]]></description><category></category></item><item><title><![CDATA[转 | 使用Matlab求解数值解]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/123868604</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/123868604</guid><author>Clara_D</author><pubDate>Thu, 31 Mar 2022 12:29:19 +0800</pubDate><description><![CDATA[摘要
我们都知道Matlab功能强大，是平时做科研做项目不可缺少的帮手。
但是有的时候使用不熟练确实会走一些弯路，本贴用来记录一下今天在用Matlab求解数值解遇到的问题，概括来说，就是求解数值解的时候不要用solve函数，它是试图求符号解，非常慢，而且相当一部分方程本身没有符号解。
尽管很多博客介绍solve函数的时候会提到也可以求数值解，如 vpasolve函数，但还是建议大家对Matlab求解函数有更多的了解。如 fzero函数和 fsolve函数 等数值方法求。
举例
问题简述：我用已知变量值代入等]]></description><category></category></item><item><title><![CDATA[如何在Cadence Virtuoso中自定义快捷键？]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/123842684</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/123842684</guid><author>Clara_D</author><pubDate>Wed, 30 Mar 2022 12:24:19 +0800</pubDate><description><![CDATA[引言
在使用Cadence Virtuoso画电路的时候，快捷键可以提高我们的工作效率。但Virtuoso中只定义了一些常用的基本快捷键，有些时候我们在进行一些额外操作的时候也希望有快捷键，这时候就需要自定义快捷键了。
举个例子，我们都知道schematic中快捷键9可以高亮Net，但是如何取消高亮呢？
如果没有定义快捷键，就需要从菜单Create&gt;&gt;Probe&gt;&gt;Remove all了，十分麻烦。

能不能把取消高亮变得和高亮一样简单呢？答案是可以的，只需要用户自定义取消高亮的快捷]]></description><category></category></item><item><title><![CDATA[转 | 关于电荷注入（Charge injection）]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/123232153</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/123232153</guid><author>Clara_D</author><pubDate>Wed, 02 Mar 2022 17:00:07 +0800</pubDate><description><![CDATA[具体的问题来源
电荷注入影响图（复位后积分器电压突变）

电荷注入（charge-injection）是mos开关常见的一个问题，在这里简单的说一下：
下图是电荷注入问题的示意，MOS管导通时在沟道区会存在沟道电荷，在导通或关断的瞬间，此电荷流入或流出MOS开关，因此会改变对应节点的电压，引入误差。

一般在开关开启时，由于输出和输入相接，Vo跟随Vi，故电荷注入导致Vo的瞬时变化常可以忽略；
而在开关断开时，电荷流出开关管在Vo端引入电压的跳变，而此时开关已断开，此Vo信号的误差无法恢复。故此，我们主要主]]></description><category></category></item><item><title><![CDATA[转 | cadence验证仿真工具IUS，IES，irun和xrun]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/122964837</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/122964837</guid><author>Clara_D</author><pubDate>Wed, 16 Feb 2022 15:59:56 +0800</pubDate><description><![CDATA[以下内容均转自http://www.lujun.org.cn/?p=3714
IUS和IES
cadence，有两大验证仿真工具。一个是IUS，一个是IES。
IUS是cadence以前的仿真工具，功能略弱。代表工具，ncverilog。
官方介绍如下：

IUS（incisive unified simulator） Cadence IUS allows to perform behavioral simulation on Verilog and VHDL code.

IES是cadence现在的仿真]]></description><category></category></item><item><title><![CDATA[Tap Cell Usage Guidlines阅读笔记]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/122371414</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/122371414</guid><author>Clara_D</author><pubDate>Fri, 07 Jan 2022 21:43:21 +0800</pubDate><description><![CDATA[最近在学习数字后端综合，在选择参考库的时候会遇到一个选择库的问题。
以TSMC工艺库为例，名称中带有bwp的就是所谓的tap-less libraries，那这篇文章就来分享一下什么是tap-less libraries。

note: tap-less means no well-tap connecion, e.g. no pickups.
1. 什么是tap cell
tap cell就是well会连接到VDD或者GND的单元，分为back-bias tap-cell和none back-bias t]]></description><category></category></item><item><title><![CDATA[过采样oversampling为什么能够提高信噪比SNR呢？]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/122117526</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/122117526</guid><author>Clara_D</author><pubDate>Thu, 23 Dec 2021 22:45:13 +0800</pubDate><description><![CDATA[两个问题
1. 为什么增加采样频率fs量化噪声PSD会降低？
由于量化误差可以建模为样本与样本之间不相关，因此可以等效为频率范围[0,fs2][0, \frac{f_s}{2}][0,2fs​​]的“白”噪声，频率响应平坦。但由于量化噪声只与字长有关，在量化噪声功率PnP_{n}Pn​保持不变的情况下，fsf_sfs​增大，单边功率谱密度将会降低：
PFD=2×Pnfs
PFD=2 \times \frac{P_n}{f_s}
PFD=2×fs​Pn​​
2. 为什么增加采样频率fs对信号的功率谱密度不会变]]></description><category></category></item><item><title><![CDATA[转 | 示波器输入阻抗选1MΩ还是50Ω的详细解析]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/121761802</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/121761802</guid><author>Clara_D</author><pubDate>Tue, 07 Dec 2021 09:50:40 +0800</pubDate><description><![CDATA[熟悉示波器的朋友可能都会有过这样的困惑：输入阻抗有1MΩ和50Ω两种，我们到底该如何选择呢？
传输线
想要讲清楚50Ω的由来，我们需要先讲一下传输线。电信号实际上是以电磁波的形式在传输线中传播的。当传输线的尺寸不再远小于电磁波波长时，就不得不考虑这个“波”的特性了。下图是将一个窄脉冲施加到100m左右的终端短路的网线上时，示波器在信号源端测量到的图片。可以在其上明显看出有一个入射波和一个反射波。

当入射波和反射波叠加在一起回发生什么呢，你的方波信号信号可能就会成这样。

那么，如何阻止信号反射呢？
就像光]]></description><category></category></item><item><title><![CDATA[Altium Designer 18 原理图编译出现off grid错误处理方法]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/121113577</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/121113577</guid><author>Clara_D</author><pubDate>Wed, 03 Nov 2021 08:43:28 +0800</pubDate><description><![CDATA[编译的时候报了一大堆错，全是提示off grid：

方法一
可能是由于原理图和库里的网格不同导致的，将原理图与库里的网格设置成一致就可以了。

方法二
如果上面的方法还不行，可以在属性里面对网格进行修改。
在原理图上右键&gt;preferences，然后将红色框中的勾全都取消，再次编译即可。


...]]></description><category></category></item><item><title><![CDATA[转 | 芯片封装SOIC DIP MSOP DFN LCC介绍]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/120969354</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/120969354</guid><author>Clara_D</author><pubDate>Tue, 26 Oct 2021 12:02:55 +0800</pubDate><description><![CDATA[SOIC
SOIC（Small Outline Integrated CircuitPackage），小外形集成电路封装，指外引线数不超过28条的小外形集成电路，一般有宽体和窄体两种封装形式。其中具有翼形短引线者称为SOL器件，具有J型短引线者称为SOJ器件。
SOIC是表面贴装集成电路封装形式中的一种，它比同等的DIP封装减少约30-50%的空间，厚度方面减少约70%。与对应的DIP封装有相同的插脚引线。对这类封装的命名约定是在SOIC或SO后面加引脚数。例如，14pin的4011的封装会被命名为SOIC]]></description><category></category></item><item><title><![CDATA[根据PLL相噪测试曲线计算jitter的Matlab程序]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/120937488</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/120937488</guid><author>Clara_D</author><pubDate>Sun, 24 Oct 2021 17:58:56 +0800</pubDate><description><![CDATA[最近在测试，没有相噪仪，频谱仪只能测出相噪数据，无法得到jitter数据，所以就自己写了一个Matlab程序计算。
计算方法是按照ADI工程师Walt Kester的Converting Oscillator Phase Noise to Time Jitter写的。（pdf我放在超链接里啦，有需要自取）
下面是很简单的Matlab程序：
[SSPLL_8G_pn] = xlsread('D:\Matlab\Phasenoise.xlsx');     % measured phase noise data]]></description><category></category></item><item><title><![CDATA[小数分频锁相环中的整数边界杂散IBS]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/120841807</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/120841807</guid><author>Clara_D</author><pubDate>Tue, 19 Oct 2021 11:20:19 +0800</pubDate><description><![CDATA[最近在想为什么项目里的小数分频PLL要在输入端加入预分频器，因为从噪声的闭环传输函数角度看，预分频器的加入无疑是引入了更多的输入噪声。后来找到资料应该是和整数边界杂散有关。
什么是整数边界杂散（IBS, Integer Boundary Spurs）
首先，什么是整数边界杂散呢？
顾名思义，就是在参考频率整数倍频偏处的杂散。举个例子，如果PLL的参考频率是100 MHz，那么200 MHz、300 MHz、400 MHz…等频偏处的杂散都是整数边界杂散。
如下图所示，输出频率在100 MHz整数倍附近时，整]]></description><category></category></item><item><title><![CDATA[CMOS反相器的传输延时]]></title><link>https://blog.youkuaiyun.com/Clara_D/article/details/120799530</link><guid>https://blog.youkuaiyun.com/Clara_D/article/details/120799530</guid><author>Clara_D</author><pubDate>Sat, 16 Oct 2021 17:29:59 +0800</pubDate><description><![CDATA[最近了解了一下CMOS延时单元的设计，如下图所示，8bit DAC和9bit电容阵列一起控制输出脉冲的形状，输出信号的时钟沿延时一般都是通过改变反相器的电流和输出电容来改变的。

参考文献：W. Chang, P. Huang and T. Lee, “A Fractional-N Divider-Less Phase-Locked Loop With a Subsampling Phase Detector,” in IEEE Journal of Solid-State Circuits, vol. 4]]></description><category></category></item></channel></rss>