(4)UART应用设计及仿真验证2 —— TX模块设计（有状态机）

已于 2022-06-30 11:07:37 修改
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分类专栏： 数字IC设计从入门到实战 文章标签： uart IC设计 verilog IC
于 2022-01-28 20:43:50 首次发布
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本文链接：https://blog.youkuaiyun.com/CAUC_learner/article/details/122735544
本文详细介绍了UART的TX模块设计，包括逻辑关系、设计思路和具体实现。通过状态机实现了从并行数据到串行数据的转换，讨论了如何定义tx_start、tx_ready信号，并解释了各状态的时序逻辑，如IDLE、START、TDATA、CHECK和STOP。设计中涉及波特率计算、数据传输和校验位生成等关键点。

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  三、模块设计
1.TX模块设计

逻辑关系：
        tx_data 是输入进模块的并行数据；tx_data_valid是tx_data的使能信号；tx 是输出的每一个采样值（并转串的单bit的值）；tx_ready 是模块是否可以接收新的tx_data的信号，逻辑上只有当一组（8bit）信号处理完了，它才会置1（亦或者本身置空的时候也会为1）。

设计思路：   
          （1） 看输出，tx和tx_ready。tx就是uart传输过程中采样的值，这里表示发射端发送出去的一位一位的值。所以TX的核心工作是把输入的并行数据转成串行数据。
          （2）并转串的整个过程如下：
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