gem5简介

gem5是一款基于BSD许可的开源全系统模拟器,支持多种指令集架构如ARM、x86等,并能在ARM、ALPHA和x86上运行Linux。它提供了四个CPU模型和两种系统模型,支持Full-System和System-Call模拟模式。gem5采用面向对象设计,整合Python语言,并使用领域特定语言提高灵活性。

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gem5模拟器提供了四个不同的CPU模型,两个不同的系统模型以及两个不同的内存系统模型,并且支持多种指令集(ARM、ALPHA、MIPS、Power、SPARC和x86),其中可以再ARM、ALPHA和x86三种架构上运行Linux。gem5的许可证是基于BSD的,这就为工业界和学术界的合作搭建了一个好的桥梁。虽然开发一个Full-system的模拟器是很复杂的,但gem5正在借助开源的强大合作力(如mailing lists,wiki,web-based patch reviews,a publicly accessible source repository)不断完善自身功能。


(一)gem5有四个标签:普遍的面向对象,集成Python,领域特定语言和标准接口的使用。下面来一一讲解它们。

1. 普遍的面向对象

gem5的灵活性就是依赖于面向对象设计。gem5中所有的主要部件都是SimObjects。如下可以看做gem5的一个helloworld:



2. Python集成

虽然gem5中85%用C++写成的,但Python遍布在操作的各个角落,就连标准的main函数都是用Python写的,所有的命令行处理和启动代码也都是Python。


3. 领域特定语言

领域特定语言(DSL)可以带来很大的灵活性。gem5提供了两种领域特定语言:一个为了指定指令集(ISA DSL),另一个为了指定cache一致性协议(SLICC)。


4. 标准接口

它是与面向对象相呼应的,它是面向对象的基础。有两个核心的接口,port接口和message buffer接口。Ports用来连接两个memory对象,如CPU与cache,cache与总线,以及总线与设备和memories,并且Ports支持三种访问数据的机制:timing,atomic和functional。而message buffer与Ports类似,也是提供一个标准的通讯接口,不过它在信息归类(message typing)和存储(message storage)上与Ports有一些小差别,不过这并不妨碍在将来将二者合二为一。


(二)再来看一下gem5的模拟功能。

gem5中可以选择不同的指令集架构,CPU模型和一致性协议,也能实现interconnection networks, devices 和 multiple systems。我们可以讲指令集与CPU模型进行组合,当然并不是所有的组合都能正常工作。

gem5可以以两种模式工作:System-call模拟(SE)和Full-System模拟(FS)。在SE中,gem5模拟了大部分通用的系统调用( 如read() ),不过目前这种模式还没有加入对多线程的支持。在FS中,我们可以运行OS,这样可以支持中断、异常、特权级别、I/O等,也正因为复杂,并不是所有的指令集架构都能支持FS模式。

再来看一下gem5支持的四种CPU模型:AtomicSimple、TimingSimple、InOrder和O3。前两个没有流水线,InOrder有一个in-order流水线,O3是out-of-order流水型的。


如果要深入了解GEM5,这个网站需要吃透——www.gem5.org



 

03-10
### 关于 gem5 模拟器的安装配置与使用 #### 宝贵资源获取途径 为了有效利用gem5模拟器,在当前代码库之上构建新模型和新功能,通常的做法是下载源代码并自行构建[^2]。 #### 初始设置指南 在准备阶段之后,即已完成环境配置并成功构建了带有可执行文件 `build/X86/gem5.opt` 的 gem5的情况下,可以着手编写一个简单的仿真脚本来启动初次运行。这一步骤紧接在完成前期准备工作之后进行[^1]。 #### 创建基础配置脚本的方法 gem5二进制文件接受Python脚本作为参数来指导模拟过程。该Python脚本负责定义待仿真的系统架构及其组成部分,并设定各部件的具体属性。通过这种方式,可以从脚本内部发起模拟操作[^3]。 ```python import m5 from m5.objects import * # 构建CPU对象 cpu = TimingSimpleCPU() # 设置内存控制器 mem_ctrl = MemCtrl() mem_ctrl.dram = DDR3_1600_x64(size='2GB') mem_ctrl.range = AddrRange('2GB') # 组织系统结构 system = System(cpu=cpu, mem_ctrls=[mem_ctrl], clk_domain=SrcClockDomain(clock='1GHz', voltage_domain=VoltageDomain())) system.mem_mode = 'timing' system.membus = SystemXBar() # 连接CPU到总线 cpu.icache_port = system.membus.cpu_side_ports cpu.dcache_port = system.membus.cpu_side_ports # 将内存控制器连接至系统总线 for ctrl in system.mem_ctrls: ctrl.port = system.membus.mem_side_ports # 初始化根节点以便开始模拟 root = Root(full_system=False, system=system) m5.instantiate() # 实例化整个系统描述给定的对象关系图 print("Beginning simulation!") exit_event = m5.simulate() # 启动事件循环直到遇到退出条件 print(f"Exiting @ tick {m5.curTick()} because {exit_event.getCause()}") ```
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