FPGA 学习系列（7）：Verilog 状态机设计

FPGA 学习系列（7）：Verilog 状态机设计

在 FPGA 设计中，有限状态机（Finite State Machine, FSM） 是一种常见的逻辑控制方式，广泛应用于通信协议、数据传输、控制系统等场景。本文将介绍 Verilog 状态机的基本概念、设计方法，并提供实际案例。

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1. 状态机简介

1.1 什么是状态机？

状态机是一种根据 当前状态 和 输入 产生 输出 并决定 下一个状态 的逻辑结构。常见的 FSM 类型包括：

• Mealy 状态机：输出依赖于 当前状态 + 输入
• Moore 状态机：输出仅依赖于 当前状态

FSM 的核心组成部分：

1. 状态寄存器：存储当前状态
2. 状态转移逻辑：定义状态跳转规则
3. 输出逻辑：根据状态和输入决定输出

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2. Verilog 状态机设计

2.1 状态机的基本结构

Verilog 状态机通常采用 always @(posedge clk or negedge rst_n) 编写，核心结构如下：

module fsm_example (
    input wire clk,