Verilog HDL基本语法

Verilog HDL基本语法

#Verilog HDL程序模块结构

模块端口定义

模块端口定义用来声明设计电路模块的输入输出端口。端口定义格式如下
module 模块名（端口1，端口2，端口3，…）；
在端口定义的圆括弧中，是设计电路模块与外界联系的全部输入输出端口信号或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分（不包含电源和接地端），多个端口名之间用“，”分隔。
例如，module adder（sum，cont，ina，inb，cin）；

模块内容

模块内容包括I/O说明、信号类型声明和功能描述。

1. 模块的I/O说明
   模块的I/O说明用来声明模块端口定义中各端口数据流动方向包括输入（input）、输出（output）和双向（inout）。I/O说明格式如下
   input 端口1，端口2，端口3，…；
   output 端口1，端口2，端口3，…；
   例如
   input ina，inb，cin；
   output sum，cont；

信号类型声明

信号类型声明用来说明设计电路的功能描述中，所用的信号的数据类型以及函数声明。
信号的数据类型主要有连线（wire）、寄存