DC基础学习（二）Synthesis Flow1

    Design Compiler（以下简称DC）是Synopsys公司用于做电路综合的核心工具，可以将HDL描述的电路转换为基于工艺库的门级网表。本系列主要介绍综合相关的知识以及DC工具的使用。

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整体的综合流程图

 

一、准备设计文件和库文件

    DC的设计输入文件一般为 HDL 文件（verilog or vhdl or sv）。指定库文件，需要指定的库文件主要包括：链接库（link library）、目标库（target library）、符号库（symbol library）。

    一般有两种文件，后缀名为lib(人看，可转化为db文件)和db(工具读)

例如：    set target_library 22nm.db　　set_app_var target_library 22nm.db  

    对于DC内部原变量，最好使用第二种方法，set_app_var会检查变量拼写是否为内部变量，若拼写错误，则出现error。

 

　　Link  library 和 target  library 统称为 technology  library（即工艺库），technology  library  由半导体制造商提供，包含相关 cel