Verilog中的综合与不可综合

​Verilog中的综合与不可综合

    不知道大家对于哪些可以综合哪些不能综合有没有疑惑，反正我是很疑惑的，直到我看到这篇文章，觉得这篇博客说得很清晰，博客的链接如下，关于verilog可综合与不可综合，大部分的博客大都借鉴了这篇博客的理解。

博客链接:

https://www.eefocus.com/initial_wei/blog/12-10/287444_c623b.html

 

1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。

2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。

3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

 

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