cacheline一致性、内存序、volatile

Android_chunhui

于 2023-06-13 15:33:39 发布

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分类专栏：八股总结文章标签：缓存 redis 数据库

本文链接：https://blog.youkuaiyun.com/Android_chunhui/article/details/131187493

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文章介绍了CPU的三级缓存机制，特别是cacheline的概念，以及其在数组遍历中的作用。同时，讨论了伪共享问题及其对多线程性能的影响，提出优化策略。另外，文章详细阐述了volatile关键字的作用，包括保证可见性和有序性，并指出其在多线程环境中的限制。

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1、cacheline知识

CPU cache有三级，其中L1、L2是每个core私有的，L3是公共的，cacheline是CPU cache中最小的缓存单位，CPU访问主存中某个数据时会将cache line大小的数据全部读入cache中，目前主流CPU的cacheline大小是64B，比如访问一个long数组，cpu每次会将8个值一起读到cache中，利用这个特性我们可以快速遍历连续内存的数据，比如数组；但是对于非连续性内存比如链表，每次都要从主存中读取数据。

int arr[m][n];
//利用cacheline
for (int i = 0;i< m; ++i) {
    for (int j = 0; j < n; ++j) {
        print(arr[i][j]);
    }
}
//cache miss
for (int i = 0;i< m; ++i) {
    for (int j = 0; j < n; ++j) {
        print(arr[j][i]);
    }
}

伪共享

是指不同线程所修改的数据处于同一cacheline中，当线程1修改了某个值回事整个cacheline都失效，其他cpu core再使用改cacheline数据时会cac