cacheline一致性、内存序、volatile

1、cacheline知识

CPU cache有三级，其中L1、L2是每个core私有的，L3是公共的，cacheline是CPU cache中最小的缓存单位，CPU访问主存中某个数据时会将cache line大小的数据全部读入cache中，目前主流CPU的cacheline大小是64B，比如访问一个long数组，cpu每次会将8个值一起读到cache中，利用这个特性我们可以快速遍历连续内存的数据，比如数组；但是对于非连续性内存比如链表，每次都要从主存中读取数据。

int arr[m][n];
//利用cacheline
for (int i = 0;i< m; ++i) {
    for (int j = 0; j < n; ++j) {
        print(arr[i][j]);
    }
}
//cache miss
for (int i = 0;i< m; ++i) {
    for (int j = 0; j < n; ++j) {
        print(arr[j][i]);
    }
}

伪共享

是指不同线程所修改的数据处于同一cacheline中，当线程1修改了某个值回事整个cacheline都失效，其他cpu core再使用改cacheline数据时会cache miss，必须重新从主存中读取，影响彼此性能。

优化：每个线程要修改的数据尽量放到独立的cacheline中，如果数据不足以占满一个cacheline可以定义一些不用的字段来填充。