牛客VL17 用3-8译码器实现全减器

最新推荐文章于 2026-01-07 09:17:22 发布

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#fpga开发

该文描述了一个3-8译码器的Verilog代码实现，并通过真值表分析了全减器中D和Carry-out(Co)与译码器输出的关系。D被表示为Y1_n、Y2_n、Y4_n和Y7_n的逻辑非与运算，而Co则表示为Y1_n、Y2_n、Y3_n和Y7_n的逻辑非与运算。通过连接译码器的输出到这些逻辑运算，可以构建D和Co的逻辑功能。

module decoder_38(
   input             E      ,
   input             A0     ,
   input             A1     ,
   input             A2     ,
   
   output reg       Y0n    ,  
   output reg       Y1n    , 
   output reg       Y2n    , 
   output reg       Y3n    , 
   output reg       Y4n    , 
   output reg       Y5n    , 
   output reg       Y6n    , 
   output reg       Y7n    
);

always @(*)begin
   if(!E)begin
      Y0n = 1'b1;
      Y1n = 1'b1;
      Y2n = 1'b1;
      Y3n = 1'b1;
      Y4n = 1'b1;
      Y5n = 1'b1;
      Y6n = 1'b1;
      Y7n = 1'b1;
   end  
   else begin
      case({A2,A1,A0})
         3'b000 : begin
                     Y0n = 1'b0; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  end 
         3'b001 : begin
                     Y0n = 1'b1; Y1n = 1'b0; Y2n = 1'b1; Y3n = 1'b1; 
                     Y4n = 1'b1; Y5n = 1'b1; Y6n = 1'b1; Y7n = 1'b1;
                  e