简易数字信号分析仪中的曼彻斯特码同步

最新推荐文章于 2023-08-31 10:20:14 发布

Addmana

最新推荐文章于 2023-08-31 10:20:14 发布

阅读量1.2k

点赞数

CC 4.0 BY-SA版权

分类专栏：电子文章标签： 2011年电子设计大赛E题 FPGA verilog HDL 同步信号提取曼彻斯特码

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文链接：https://blog.youkuaiyun.com/Addmana/article/details/10112193

博主分享了在2011年电子设计大赛E题中，如何使用FPGA和Verilog HDL解决曼彻斯特码同步信号提取的问题。通过计数器和寄存器的配合，在系统时钟下，当检测到曼彻斯特码的高电平，比较计数器和预设值，适时产生脉冲信号，修正了原有代码的错误。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

上篇所转载的简易数字信号分析仪中从曼彻斯特码提取同步信号的代码我试了。烧到板子上，用示波器查看时波形有误。

“这是难点之所在（补出脉冲信号），采用的办法是应用计数器。采用一计数器counter和一个寄存器value，counter在系统时钟clk下计数，当clk_1 = 1时，也即遇到clk_1的高电平时，将counter的当前值与value进行比较，如果counter的当前值大于value，将counter当前值赋于value，之后counter清零，再次计数，当counter的当前值等于value/2时，这时，应该补出一个脉冲信号。”

基

最低0.47元/天解锁文章

200万优质内容无限畅学

评论 1

被折叠的条评论为什么被折叠?

到【灌水乐园】发言

查看更多评论

添加红包

成就一亿技术人!

hope_wisdom

发出的红包

实付元

使用余额支付

点击重新获取

扫码支付

钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。