vivado译码器设计

1. 实验目的、重点、难点

实验目的：

1.了解MIPS指令集中的运算指令，学会对这些指令进行归纳分类。

2.熟悉并掌握译码器的原理、功能和设计。

3.进一步加强运用 verilog 语言进行电路设计的能力。

4.为后续设计 cpu 的实验打下基础。

实验重点：

熟悉使用verilog语言进行设计，仿真的过程。

实验难点：

观察仿真波形，确认电路设计是否正确。

1. 实验任务

学习MIPS指令集，熟知指令类型，了解指令功能和编码，译码器实现框图2.1。译码器输入输出端口说明如表2.1。

表2.1  译码器端口说明

序号	接口名	宽度	输入/输出	作用
1	rst	1	输入	复位信号
2	inst_i	32	输入	译码阶段的指令
3	reg1_data_i	32	输入	从regfile读入数据1
4	reg2_data_i	32	输入	从regfile读入数据2
5	aluop_o	14	输出	译码阶段运算类型
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