蟹不厌-优快云博客

原创 AD铺铜时,铜皮没有同焊盘相连接

AD铺铜时,铜皮没有同焊盘相连接

2025-02-09 21:11:04 944

原创 AD铺铜只有边宽,没有填充

AD铺铜只有边宽,没有填充

2025-02-09 21:06:42 1190

原创 matlab实现从视频中对音频的提取

matlab实现从视频中对音频的提取

2024-12-16 11:33:23 341

原创高速乘法器（N位xN位）（verilog)

高速乘法器（N位xN位）（verilog代码)

2024-11-17 15:16:12 461

原创 1Hz的基准时钟信号Q,50%占空比（3种方法）

1Hz的基准时钟信号Q,50%占空比

2024-11-06 19:16:45 649

原创电磁场与电磁波精简笔记(pdf自取)

电磁场数学基础静电场恒定电场恒定磁场后面持续更新https://kdocs.cn/l/cqORrgJJx3gq。

2024-11-02 18:14:52 443

原创 4个4位二进制数求最大值(Verilog代码)

Modelsim仿真结果。

2024-10-26 19:04:59 829

原创六进制同步计数器（循环码方式）Verilog代码

六进制同步计数器

2024-10-24 16:55:36 499

原创串行二进制数每5位进行奇偶校验（同步时序）

串行二进制数每5位进行奇偶校验（同步时序）

2024-10-24 13:49:48 557

原创格雷码二进制转换器(Verilog代码+仿真代码）

格雷码二进制转换器

2024-10-24 13:40:08 762

原创按键抖动(Verilog)+模拟抖动测试代码

modelsim仿真结果。

2024-10-23 17:00:19 545

原创 7人投票表决器 Verilog+测试代码

modelsim仿真结果。

2024-10-20 14:22:04 715

原创 verilog 偶分频 50%

6分频 50%代码仿真结果。

2024-10-19 21:46:41 127

原创 quartus命名规则

顶层实体名称通常要与设计文件中的实体声明名称一致。建立工程后，我们可以将对应.v文件设计为顶层实体。在 Quartus 中，工程名称不一定要与顶层实体名称一致。

2024-10-19 18:42:59 788

原创输入为有符号 8 位二进制数的补码程序(verilog)+测试代码

modelsim仿真结果。

2024-10-19 16:43:25 712

2301_77292802的博客

原创 AD铺铜时,铜皮没有同焊盘相连接

原创 AD铺铜只有边宽,没有填充

原创 matlab实现从视频中对音频的提取

原创高速乘法器（N位xN位）（verilog)

原创 1Hz的基准时钟信号Q,50%占空比（3种方法）

原创电磁场与电磁波精简笔记(pdf自取)

原创 4个4位二进制数求最大值(Verilog代码)

原创六进制同步计数器（循环码方式）Verilog代码

原创串行二进制数每5位进行奇偶校验（同步时序）

原创格雷码二进制转换器(Verilog代码+仿真代码）

原创按键抖动(Verilog)+模拟抖动测试代码

原创 7人投票表决器 Verilog+测试代码

原创 verilog 偶分频 50%

原创 quartus命名规则

原创输入为有符号 8 位二进制数的补码程序(verilog)+测试代码

空空如也

空空如也