s5pv210时钟系统

2. S5PV210外部有4个晶振接口，设计板子硬件时可以根据需要来决定在哪里接晶振。接了晶振之后上电相应的模块就能产生振荡，产生原始时钟。原始时钟再经过一系列的筛选开关进入相应的PLL电路生成倍频后的高频时钟。高频时钟再经过分频到达芯片内部各模块上。（有些模块，譬如串口内部还有进一步的分频器进行再次分频使用）

3.PLL（倍频）包括APLL、MPLL、EPLL、VPLL

APLL：Cortex-A8内核 MSYS域
MPLL&EPLL：DSYS PSYS
VPLL：Video视频相关模块

PLL的倍频系数有公式计算，但一般推荐使用官方数据手册中推荐使用的数据计算。

总结：210内部的各个外设都是接在（内部AMBA总线）总线上面的，AMBA总线有1条高频分支叫AHB，有一条低频分支叫APB。上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX，其中HCLK_XXX就是XXX这个域中AHB总线的工作频率；PCLK_XXX就是XXX这个域中APB总线的工作频率。
SoC内部的各个外设其实是挂在总线上工作的，也就是说这个外设的时钟来自于他挂在的总线，譬如串口UART挂在PSYS域下的APB总线上，因此串口的时钟来源是PCLK_PSYS。
我们可以通过记住和分析上面的这些时钟域和总线数值，来确定我们各个外设的具体时钟频率。

4. 各时钟典型值（默认值，iROM中设置的值）

(1)当210刚上电时，默认是外部晶振+内部时钟发生器产生的24MHz频率的时钟直接给ARMCLK的，这时系统的主频就是24MHz，运行非常慢。
(2)iROM代码执行时第6步中初始化了时钟系统，这时给了系统一个默认推荐运行频率。这个时钟频率是三星推荐的210工作性能和稳定性最佳的频率。
(3)各时钟的典型值：
   freq(ARMCLK)            = 1000 MHz
   freq(HCLK_MSYS)        = 200 MHz
   freq(HCLK_IMEM)        = 100 MHz
   freq(PCLK_MSYS)        = 100 MHz
   freq(HCLK_DSYS)        = 166 MHz
   freq(PCLK_DSYS)        = 83 MHz
   freq(HCLK_PSYS)        = 133 MHz
   freq(PCLK_PSYS)        = 66 MHz
   freq(SCLK_ONENAND)    = 133 MHz, 166 MHz

七， S5PV210时钟体系框图

(1)时钟体系框图的位置：数据手册P361&P362，Figure3-3

(2)两张图之间是渐进的关系。第一张图从左到右依次完成了原始时钟生成->PLL倍频得到高频时钟->初次分频得到各总线时钟；第二张图是从各中间时钟（第一张图中某个步骤生成的时钟）到各外设自己使用的时钟（实际就是个别外设自己再额外分频的设置）。可见，第一张图是理解整个时钟体系的关键，第二种图是进一步分析各外设时钟来源的关键。

(3)要看懂时钟体系框图，2个符号很重要：一个是MUX开关，另一个是DIV分频器。

(3.1)MUX开关就是个或门，实际对应某个寄存器的某几个bit位的设置，设置值决定了哪条通道通的，分析这个可以知道右边的时钟是从左边哪条路过来的，从而知道右边时钟是多少。

(3.2)DIV分频器，是一个硬件设备，可以对左边的频率进行n分频，分频后的低频时钟输出到右边。分频器在编程时实际对应某个寄存器中的某几个bit位，我们可以通过设置这个寄存器的这些对应bit位来设置分频器的分频系数（譬如左边进来的时钟是80MHz，分频系统设置为8，则分频器右边输出的时钟频率为10MHz）。

(3.3)寄存器中的clock source x就是在设置MUX开关；clock divider control寄存器就是在设置分频器分频系数。

八，时钟设置的关键性寄存器

1、xPLL_LOCK
   xPLL_LOCK寄存器主要控制PLL锁定周期的。xPLL_CON寄存器主要控制PLL锁定周期给PLL设置一个默认值它内部要有一定的时间进行循环直到放大到相应的倍数后结束
2、xPLL_CON/xPLL_CON0/xPLL_CON1
   PLL_CON寄存器主要用来打开/关闭PLL电路，设置PLL的倍频参数，查看PLL锁定状态等
3、CLK_SRCn(n：0～6)
   CLK_SRC寄存器是用来设置时钟来源的，对应时钟框图中的MUX开关。
4、CLK_SRC_MASKn
   CLK_SRC_MASK决定MUX开关n选1后是否能继续通过。默认的时钟都是打开的，好处是不会因为某个模块的时钟关闭而导致莫名其妙的问题，坏处是功耗控制不精细、功耗高。
5、CLK_DIVn
   各模块的分频器参数配置
6、CLK_GATE_x
   类似于CLK_SRC_MASK，对时钟进行开关控制
7、CLK_DIV_STATn
8、CLK_MUX_STATn
   这两类状态位寄存器，用来查看DIV和MUX的状态是否已经完成还是在进行中
总结：其中最重要的寄存器有3类：CON、SRC、DIV。其中CON决定PLL倍频到多少，SRC决定走哪一路，DIV决定分频多少。

九，汇编实现时钟设置代码详解1

第1步：先选择不使用PLL。让外部24MHz原始时钟直接过去，绕过APLL那条路
第2步：设置锁定时间。默认值为0x0FFF，保险起见我们设置为0xFFFF
第3步：设置分频系统，决定由PLL出来的最高时钟如何分频得到各个分时钟

PCLK_PSYS = HCLK_PSYS / 2
   HCLK_PSYS = MOUT_PSYS / 5
   PCLK_DSYS = HCLK_DSYS / 2
   HCLK_DSYS = MOUT_DSYS / 4
   ·······
   HCLK_MSYS = ARMCLK / 5
   ARMCLK = MOUT_MSYS / 1

第4步：设置PLL，主要是设置PLL的倍频系统，决定由输入端24MHz的原始频率可以得到多
大的输出频率。我们按照默认设置值设置输出为ARMCLK为1GHz

当时钟配置改变时所以的无故障MUX所有输入都必须运行
当PLL断电时，不应选择PLL的输出

Equation to calculate the output frequency:
FOUT = MDIV X FIN / (PDIV × 2^SDIV-1)
M, P, S使用推荐值

第5步：打开PLL。前面4步已经设置好了所有的开关和分频系数，本步骤打开PLL后PLL开始
工作，锁定频率后输出，然后经过分频得到各个频率。

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE		0xE0100000	

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET		0x00		
#define MPLL_LOCK_OFFSET		0x08

#define APLL_CON0_OFFSET		0x100
#define APLL_CON1_OFFSET		0x104
#define MPLL_CON_OFFSET			0x108

#define CLK_SRC0_OFFSET			0x200
#define CLK_SRC1_OFFSET			0x204
#define CLK_SRC2_OFFSET			0x208
#define CLK_SRC3_OFFSET			0x20c
#define CLK_SRC4_OFFSET			0x210
#define CLK_SRC5_OFFSET			0x214
#define CLK_SRC6_OFFSET			0x218
#define CLK_SRC_MASK0_OFFSET	0x280
#define CLK_SRC_MASK1_OFFSET	0x284

#define CLK_DIV0_OFFSET			0x300
#define CLK_DIV1_OFFSET			0x304
#define CLK_DIV2_OFFSET			0x308
#define CLK_DIV3_OFFSET			0x30c
#define CLK_DIV4_OFFSET			0x310
#define CLK_DIV5_OFFSET			0x314
#define CLK_DIV6_OFFSET			0x318
#define CLK_DIV7_OFFSET			0x31c

#define CLK_DIV0_MASK			0x7fffffff

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV      	 		0x7d		// 125
#define APLL_PDIV       		0x3
#define APLL_SDIV       		0x1

#define MPLL_MDIV				0x29b		// 667
#define MPLL_PDIV				0xc
#define MPLL_SDIV				0x1

#define set_pll(mdiv, pdiv, sdiv)	(1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL			set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL			set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)


.global  clock_init
clock_init:
	ldr r0, =ELFIN_CLOCK_POWER_BASE

	//1 设置各种时钟开关， 暂时使用PLL,  因为PLL倍频电路使初始化的24MHz放大到一定倍数时要一定的锁存时间

	ldr r1, =0x0
	//芯片手册中寄存器 CLK_SRC：Select clock source 0 (Main)
	//先设置号初始时钟信号 在MUX开关中走那一个通道
	str r1, [r0, #CLK_SRC0_OFFSET]

	//2 设置PLL的锁存时间， 一般使用默认值
	// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间
	ldr r1, =0x0FFF
	str r1, [r0, #APLL_LOCK_OFFSET]
	str r1, [r0, #MPLL_LOCK_OFFSET]

	//3 设置分频
	//清bit [0~31]
	ldr r1, [r0, #CLK_DIV0_OFFSET]
	ldr r2, =CLK_DIV0_MASK          //默认一般都打开
	bic r1, r1, r2                  //r2中的值取反后位与r1 放到r1中
	                                //此时 r1中的值 是
	ldr r2, =0x14131440
	orr r1, r1, r2
	str r1, [r0, #CLK_DIV0_OFFSET]
	

	//设置PLL
// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
	ldr r1, = APLL_VAL
	str r1, [r0, #APLL_CON0_OFFSET]

// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
	ldr r1, =MPLL_VAL
	str	r1, [r0, #MPLL_CON_OFFSET]   //str r1, =[r0, #MPLL_CON_OFFSET]

	//5 设置各种时钟开关， 使用PLL
	ldr r1, [r0, #CLK_SRC0_OFFSET]
	ldr r2, =0x10001111
	orr r1, r1, r2
	str r1, [r0, #CLK_SRC0_OFFSET]

	mov pc, lr

十， c语言实现时钟设置代码

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE		0xE0100000	

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET		0x00		
#define MPLL_LOCK_OFFSET		0x08

#define APLL_CON0_OFFSET		0x100
#define APLL_CON1_OFFSET		0x104
#define MPLL_CON_OFFSET			0x108

#define CLK_SRC0_OFFSET			0x200
#define CLK_SRC1_OFFSET			0x204
#define CLK_SRC2_OFFSET			0x208
#define CLK_SRC3_OFFSET			0x20c
#define CLK_SRC4_OFFSET			0x210
#define CLK_SRC5_OFFSET			0x214
#define CLK_SRC6_OFFSET			0x218
#define CLK_SRC_MASK0_OFFSET	0x280
#define CLK_SRC_MASK1_OFFSET	0x284

#define CLK_DIV0_OFFSET			0x300
#define CLK_DIV1_OFFSET			0x304
#define CLK_DIV2_OFFSET			0x308
#define CLK_DIV3_OFFSET			0x30c
#define CLK_DIV4_OFFSET			0x310
#define CLK_DIV5_OFFSET			0x314
#define CLK_DIV6_OFFSET			0x318
#define CLK_DIV7_OFFSET			0x31c

#define CLK_DIV0_MASK			0x7fffffff

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV      	 		0x7d		// 125
#define APLL_PDIV       		0x3
#define APLL_SDIV       		0x1

#define MPLL_MDIV				0x29b		// 667
#define MPLL_PDIV				0xc
#define MPLL_SDIV				0x1

#define set_pll(mdiv, pdiv, sdiv)	(1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL			set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL			set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)

//将使用到的地址设置为指针类型
#define CLK_SRC0  *((volatile unsigned int*)(CLK_SRC0_OFFSET+ELFIN_CLOCK_POWER_BASE))
#define APLL_LOCK *((volatile unsigned int*)(ELFIN_CLOCK_POWER_BASE+APLL_LOCK_OFFSET))
#define MPLL_LOCK *((volatile unsigned int*)(ELFIN_CLOCK_POWER_BASE+MPLL_LOCK_OFFSET))

#define CLK_DIV0  *((volatile unsigned int*)(ELFIN_CLOCK_POWER_BASE+CLK_DIV0_OFFSET))

#define APLL_CON0 *((volatile unsigned int*)(ELFIN_CLOCK_POWER_BASE+APLL_CON0_OFFSET))
#define MPLL_CON  *((volatile unsigned int*)(ELFIN_CLOCK_POWER_BASE+MPLL_CON_OFFSET))
void clock_init(void)
{
	//1 设置各种时钟  暂时不使用PLL因为PLL倍频电路使初始化的24MHz放大到一定倍数时要一定的锁存时间
	//先设置号初始时钟信号 在MUX开关中走那一个通道
	CLK_SRC0 = 0x0;

	//2 设置PLL锁存时间 ， 一般使用默认值
	APLL_LOCK = 0x0fff;
	MPLL_LOCK = 0x0fff;

	//3 设置分频系数
	CLK_DIV0 = 0x14131440;

	//4 设置PLL倍频系数
	APLL_CON0 = APLL_VAL;
	MPLL_CON = MPLL_VAL;
	//5 启用各时钟开关
	CLK_SRC0 = 0x10001111;

}

参考朱老师物联网大讲堂

s5pv210官方手册